verilog 刷题进阶-牛客网-时序逻辑1

verilog 刷题进阶-牛客网-时序逻辑

一、数据串转并电路

实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。

电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；clk是时钟信号；rst_n是异步复位信号。

这道题有点类似于学习sv中握手机制
所以这道题的思路
（1）利用寄存器将先到达的数据缓存，当握手成功后，此时缓存寄存器已经有数据，放置数据的方式按照题目要求来。
（2）再利用计数器来计数已经接收到的数据，计数器在0-5之间循环，当计数器记满之后，就可以输出拼接结果，之后再将计数器重置为0

`timescale 1ns/1ns

module s_to_p(
	input 				clk 		,   
	input 				rst_n		,
	input				valid_a		,
	input	 			data_a		,
 
 	output	reg 		ready_a		,
 	output	reg			valid_b		,
	output  reg [5:0] 	data_b
);
    reg [5:0] data_reg;
    reg [2:0] data_cnt;
    
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            ready_a <= 1'd0;
        else
            ready_a <= 1'd1;
    end
    
    always @(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_cnt <= 'd0;
            else if(valid_a && ready_a)
                data_cnt <= (data_cnt == 3'd5) ? 'd0 : (data_cnt+1'd1);
        end
    
    always @(posedge clk or negedge rst_n)
        begin
        if(!rst_n)
            data_reg <= 'd0;
        else if(valid_a && ready_a)
            data_reg <= {data_a,data_reg[5:1]};
    end
    
      always @(posedge clk or negedge rst_n)
        begin
            if(!rst_n) begin
            valid_b <= 'd0;
            data_b <= 'd0;
            end
            
            else if (data_cnt == 3'd5)
                begin
                    valid_b <= 1'd1;
                    data_b <= {data_a,data_reg[5:1]};
                end
            else 
                valid_b <= 'd0;
        end
    
                    
                
endmodule

二、数据累积输出

实现串行输入数据累加输出，输入端输入8bit数据，每当模块接收到4个输入数据后，输出端输出4个接收到数据的累加结果。输入端和输出端与上下游的交互采用valid-ready双向握手机制。要求上下游均能满速传输时，数据传输无气泡，不能由于本模块的设计原因产生额外的性能损失。

电路的接口如下图所示。valid_a用来指示数据输入data_in的有效性，valid_b用来指示数据输出data_out的有效性；ready_a用来指示本模块是否准备好接收上游数据，ready_b表示下游是否准备好接收本模块的输出数据；clk是时钟信号；rst_n是异步复位信号。

思路：
（1）同上一题很相似，主要是使用寄存器对数据进行缓存，当上游握手成功后，当累加完四个输入数据，且下游握手成功，将的输入数据缓存进寄存器
（2）同时需要计数器来接收到数据数量，用来控制

`timescale 1ns/1ns

module valid_ready(
	input 				clk 		,   
	input 				rst_n		,
	input		[7:0]	data_in		,
	input				valid_a		,
	input	 			ready_b		,
 
 	output		 		ready_a		,
 	output	reg			valid_b		,
	output  reg [9:0] 	data_out
);
    reg [9:0] data_reg;
    reg [2:0] data_cnt;
    

    assign ready_a = ! valid_b | ready_b;
    always @(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_cnt <= 'd0;
            else if(valid_a && ready_a)
                data_cnt <= (data_cnt == 2'd3) ? 'd0 : (data_cnt+1'd1);
        end
    
    always @(posedge clk or negedge rst_n)
        begin
        if(!rst_n)
            valid_b <= 'd0;
        else if(data_cnt == 2'd3 && valid_a && ready_a)
            valid_b <= 1'd1;
         else if(valid_a && ready_a)
             valid_b <= 1'd0;
    end
    
      always @(posedge clk or negedge rst_n)
        begin
            if(!rst_n) 
            data_out <= 'd0;
            
            
            else if ((data_cnt == 2'd0) && valid_a && ready_a && ready_b)
               data_out <= data_in;
            else if(valid_a && ready_a)
                data_out <= data_out + data_in;
        end
    
    
endmodule

三、整数倍数据位宽转换

实现数据位宽转换电路，实现8bit数据输入转换为16bit数据输出。其中，先到的8bit数据应置于输出16bit的高8位。
电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号

思路同前几题相同，都需要计数器和一个寄存器，来记录数据

`timescale 1ns/1ns

module width_8to16(input 				 clk 		,
                   input 				 rst_n		,
                   input				 valid_in	,
                   input	 [7:0]		 data_in	,
                   output	reg			valid_out,
                   output reg [15:0]	data_out);
    reg [7:0] data_reg;
    reg [1:0] data_cnt;
    
    
    
    always @(posedge clk or negedge rst_n)
    begin
        if (!rst_n)
            data_cnt <= 'd0;
        else if (valid_in)
            if (data_cnt == 1)
                data_cnt <= 0;
            else
                data_cnt <= data_cnt + 1'd1;
        end
        
        always @(posedge clk or negedge rst_n)
        begin
            if (!rst_n) begin
                data_reg <= 'd0;
                data_out <= 'd0;
            end
            else if (valid_in) 
                if (data_cnt == 1) begin
                    data_out <= {data_reg,data_in};
                end
                else
                    data_reg <= data_in;
        end
                
                
                always @(posedge clk or negedge rst_n)
                begin
                    if (!rst_n) begin
                        valid_out <= 'd0;
                        
                    end
                    
                    else if (data_cnt == 1 && valid_in)
                    
                    valid_out <= 1'd1;
                    else
                    valid_out <= 'd0;
                end
                
                endmodule