verilog 刷题进阶-牛客网-时序逻辑2

verilog 刷题进阶-牛客网-时序逻辑2
一、状态机-非重叠的序列检测

设计一个状态机，用来检测序列 10111，要求： 1、进行非重叠检测 即101110111 只会被检测通过一次
2、寄存器输出且同步输出结果 注意rst为低电平复位 信号示意图：

`timescale 1ns/1ns

module sequence_test1(
	input wire clk  ,
	input wire rst  ,
	input wire data ,
	output reg flag
);
//*************code***********//
    parameter S0=0, S1=1, S2=2, S3=3, S4=4, S5=5;
    reg [2:0] state, nstate;

    always@(posedge clk or posedge rst) begin
        if(~rst)
            state <= S0;
        else
            state <= nstate;
    end
    
    always@(*) begin
        if(~rst)
            nstate <= S0;
        else
            case(state)
                S0     : nstate <= data? S1: S0;
                S1     : nstate <= data? S0: S2;
                S2     : nstate <= data? S3: S0;
                S3     : nstate <= data? S4: S0;
                S4     : nstate <= data? S5: S0;
                S5     : nstate <= data? S1: S0;
                default: nstate <= S0;
            endcase
    end
    
    always@(*) begin
        if(~rst)
            flag <= 0;
        else
            flag <= state==S5;
    end
//*************code***********//
endmodule

二、状态机-重叠序列检测

设计一个状态机，用来检测序列 1011，要求： 1、进行重叠检测 即10110111 会被检测通过2次
2、寄存器输出，在序列检测完成下一拍输出检测有效 注意rst为低电平复位 信号示意图：

和上一题很相似，先将所有状态都写出来
然后状态机第一步
第一个进程是同步时序，描述次态到现态的转移；
第二个进程是组合逻辑（always），描述次态转移条件的判断
第三个进程是同步时序，描述状态寄存器的输出

`timescale 1ns/1ns

module sequence_test2(input wire clk,
                      input wire rst,
                      input wire data,
                      output reg flag);
    //*************code***********//
    parameter S0 = 3'b000;
    parameter S1 = 3'b001;
    parameter S2 = 3'b010;
    parameter S3 = 3'b011;
    parameter S4 = 3'b100;
    
    reg [2:0] state, nstate;
    always@(posedge clk or posedge rst) begin
        if (~rst)
            state <= S0;
        else
            state <= nstate;
    end
    
    always@(*) begin
        if (~rst)
            nstate <= S0;
        else
            case(state)
                S0     : nstate <= data? S1: S0;
                S1     : nstate <= data? S1: S2;
                S2     : nstate <= data? S3: S0;
                S3     : nstate <= data? S4: S2;
                S4     : nstate <= data? S1: S2;

                default: nstate <= S0;
            endcase
    end
    
    always@(posedge clk or negedge rst) begin
        if (~rst)
            flag <= 0;
        else
            flag <= state == S4;
    end
    
    
    //*************code***********//
endmodule