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Verilog实现96路信号正交调制解调,通过Quartus实现,含有完整仿真文件
含有完整工程,也可以移植到Vivado复现,该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件,该工程实现了96路信号的正交调制解调,并讲解了包括锁相环,多路滤波器的IP核的配置和使用方法,在同一工程下模拟了正交调制解调的全过程,通过modesim进行仿真,仿真后波形与MATLAB进行对比,波形完全相同,并可以达到万分之六到万分之七的误差,具有很高的完成度,IP核的使用对于初学者可以更快地理解Verilog的时序问题,多路的滤波器对的时序对于初学者有一定的的难度,多花费一些时间理解可以加深对于Verilog的认识
2022-06-29
vscode的pygame配置
2021-08-21
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