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RSS订阅原创 628 vcs 编译 仿真 过程中生成的文件分析
1.在sim文件中有makefile脚本、有filelist.f 测试文件。首先使用如下脚本编译，生成如下目录。指定生成的vpd波形文件的存放位置。这种方式生成的vpd波形文件，在仿真simulate阶段生成。同时需要在comp 编译阶段 加入+vcs+vcdpluson指令如#35，才可在对应文件夹下生成波形文件。以下方法也可以生成vpd波形文件。
2023-06-29 15:00:59
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原创 6.27 关于ucli调试
在编译时候，加入-debug_all -ucli 若加入-R表示编译后直接进入到仿真 ucli调试模式；若不加-R，在执行命令./simv –ucli 才启动ucli调试。
2023-06-27 21:05:38
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原创 2023.6.25 关于头文件里的类重定义问题
上述代码表示 第一次调用B.h时，我们并没有定义FSDB，所以继续执行下面代码，开始#define FSDB以及后面的对class类的定义；在第二次调用B.h时，由于已经定义了FSDB ，就不会执行#ifndef FSDB后面的代码，不会重新定义class类。例如：VCS.h里面调用了 A.h和B.h ，A.h里面又调用了B.h，B.h里面定义了class D 对于类不能重定义。所以在B.h里面使用下面代码避免类的重定义。
2023-06-25 17:30:14
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原创 Ubuntu虚拟机复制到另一台电脑中，启动VCS,Failed to obtain license...报错。
当Ubuntu虚拟机复制到另一台电脑VMware workstation中，使用vcs进行编译时报错，Failed to obtain license...
2023-06-18 17:33:23
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原创 48位，53位阵列乘法器verilog实现（3,6,12,24位乘法器以及相关加法器可在之前文章查看）
双精度浮点数乘法所需步骤，任意相同位阵列乘法器。以53位为例
2022-01-22 20:52:31
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原创 阵列乘法器——（3,6,12）位阵列乘法器，推广到任意位，可仿真可综合。其中加法器可到之前文章查看。
阵列乘法器，3,6,12位为例，引出任意位。48位，53位可到下篇文章查看
2022-01-22 20:42:57
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原创 前导1查找——输入（54位）门级电路实现（理解并根据“规律”可任意位实现）有问题可留言
浮点数加减运算，前导1查找。输入固定位，可确定输出第1个“1”的位置的二进制表示
2022-01-22 20:28:33
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原创 25位全加器（任意位全加器）
module clb(gin,pin,cin,gout,pout,cout);// Port in declarations input cin; input [3:0]gin,pin;// Port out declarations output gout,pout; output [3:0]cout; assign cout[0]=cin; assign cout[1]=gin[0]|(pin[0]&cin); assign cout[2]=gin[1]|(pin[1].
2021-12-28 13:21:38
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原创 任意位超前进位加法器可由2.3.4位超前进位加法器组成（代码）上一篇文章可见以11位为例
module clb(gin,pin,cin,gout,pout,cout);// Port in declarations input cin; input [3:0]gin,pin;// Port out declarations output gout,pout; output [3:0]cout; assign cout[0]=cin; assign cout[1]=gin[0]|(pin[0]&cin); assign cout[2]=gin[1]|(pin[1].
2021-12-27 19:30:21
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