VCS+Verdi联合仿真教程

最新推荐文章于 2024-09-26 15:01:52 发布
最新推荐文章于 2024-09-26 15:01:52 发布
阅读量1.7w 收藏 474
点赞数 52
分类专栏： 数字IC FPGA 数字芯片设计 文章标签： vcs verilog linux 芯片
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_51517502/article/details/121319264
版权

最近由于在一家FPGA公司实习，公司的FPGA仿真和看波形工具是VCS+Verdi，由于这两样工具结合在一起有着极高的效率，也因此真切地感受到，与在学校仅仅使用vivado软件跑整个流程相比，真的是小巫见大巫。

因此便在自己电脑的虚拟机中试着建立VCS+Verdi的仿真环境，写下这篇文章记录自己的使用过程。

参考文章： Linux下VCS与Verdi联合仿真简易教程及例子示范

文章内容主要分两部分：

  1. VCS、Verdi介绍
  2. Linux下VCS+Verdi仿真demo演示

1. VCS、Verdi介绍

VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。　　VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。

Verdi最初是由Novas Softwave公司设计的，后属于了SpringSoft公司，最终SpringSoft被Synopsys公司收购，Verdi正式属于Synopsys。可以调用第三方工具进行编译仿真产生波形文件并可以查看、可查看源代码对应的电路图，最强大之处在于可以在源代码、原理图、波形图和状态图之间进行即时跟踪，协助工程师debug。

相信大家都用过Vivado，Quartus等，这里以Vivado为例，他包含了RTL，编译，仿真，综合，看波形，烧板子等，集大成为一体。相比之下，VCS和Verdi就很专一了，VCS专注于编译及仿真，Verdi专注于看波形，仅此而已，安分守己。那Vivado这种功能这么全，工业界直接全用一个Vivado走天下不就行了，为何要大费周折用VCS和Verdi呢？

按我公司老板的话来讲，Vivado其实只能算个写Verilog的（而且还很慢），只不过集成了综合，仿真，看波形等功能，如果要真正做Asic设计，还是得在各个步骤用上用更加专业的软件，用那些在领域中做到顶峰的EDA，对，那就是Synopsys的VCS，Verdi这种（毕竟Vivado的优化大多也只针对于自家FPGA）。首先VCS编译仿真速度极快，效率极高，为大家节约时间，Verdi看波形也十分方便debug，它支持信号追溯，无缝增加信号波形等功能。虽然上手比Vivado难，但学习之后能感受到其美丽之处的。

2. Linux下VCS+Verdi仿真demo演示 

环境：Linux

编写Verilog：gvim

编译仿真：VCS

波形查看：Verdi

  1. 首先得在Linux下配置好VCS和Verdi的环境，这个方面我就不再这里赘述了，默认大家VCS和Verdi环境都已经配好，你可以在命令行输下vcs和verdi看有没有信息，有信息的话就说明已经安装。
  • 终端输入vcs显示如下：

  •  终端输入verdi，会直接打开Verdi的GUI界面

要想在Linux下使用VCS进行编译仿真并使用Verdi观察波形，需要有4个文件：RTL设计文件，也就是利用Verilog设计的.v文件，或者利用Systemverilog设计的.sv文件；testbench文件，产生激励信号提供给设计模块，用来对设计模块的功能进行验证，也是.v文件；filelist.f文件，用来列写出testbench文件和RTL文件，这样比较方便，不用对所有的文件一个一个的在shell中敲出来，它可以自己根据列表文件自己去找；makefile文件，通过makefile脚本的编写，可以极大的节省效率，编译仿真VCS时可以不用一次又一次的敲命令，直接通过Linux内置的make命令来执行编译控制命令。

      2.新建一个src、tb和sim的文件夹，并把脉冲计数器的.v文件和testbench的.v文件分别放在src和tb文件夹

mkdir pulse_counter
cd pulse_counter
mkdir src tb sim

      3. 分别在对应文件夹建立.v文件

gvim /src/pulse_counter.v
`timescale 1ns/1ps
module pulse_counter(
	input i_clk,
	input i_rst_n,
	input i_pulse,
	input i_en,
	output reg[15:0] o_pulse_cnt
    );

reg[1:0] r_pulse;
wire w_rise_edge;

//
//脉冲边沿检测逻辑

always @(posedge i_clk)	
	if(!i_rst_n) r_pulse <= 2'b00;
	else r_pulse <= {r_pulse[0],i_pulse};

assign w_rise_edge = r_pulse[0] & ~r_pulse[1];	

//
//脉冲计数逻辑

always @(posedge i_clk)	
	if(i_en) begin
		if(w_rise_edge) o_pulse_cnt <= o_pulse_cnt+1;
		else /*o_pulse_cnt <= o_pulse_cnt*/;
	end
	else o_pulse_cnt <= 'b0;


endmodule


gvim /tb/tb_pulse_counter.v
`timescale 1ns/1ps

module tb_pulse_counter();
	

//参数定义

`define CLK_PERIORD		10		//时钟周期设置为10ns（100MHz）	


//接口申明
	
reg clk;
reg rst_n;
reg i_pulse;
reg i_en;
wire[15:0] o_pulse_cnt;

	
//对被测试的设计进行例化
	
pulse_counter		uut_pulse_countern(
	.i_clk(clk),
	.i_rst_n(rst_n),
	.i_pulse(i_pulse),
	.i_en(i_en),
	.o_pulse_cnt(o_pulse_cnt)
    );	
	

//复位和时钟产生

	//时钟和复位初始化、复位产生
initial begin
	clk <= 0;
	rst_n <= 0;
	#1000;
	rst_n <= 1;
end
	
	//时钟产生
always #(`CLK_PERIORD/2) clk = ~clk;	


//测试激励产生
integer i;

initial begin
	i_pulse <= 1'b0;
	i_en <= 1'b0;
	@(posedge rst_n);	//等待复位完成
	
	@(posedge clk);
	repeat(10) begin
		@(posedge clk);
	end
	#4;
	
	i_en <= 1'b1;
	for(i=0; i<50; i=i+1) begin
		#500;
		i_pulse <= 1'b1;
		#300;
		i_pulse <= 1'b0;
	end
	i_en <= 1'b0;	
	#10_000;
	
	i_en <= 1'b1;
	for(i=0; i<69; i=i+1) begin
		#500;
		i_pulse <= 1'b1;
		#300;
		i_pulse <= 1'b0;
	end
	i_en <= 1'b0;	
	#10_000;	
	
	i_en <= 1'b0;
	for(i=0; i<15; i=i+1) begin
		#500;
		i_pulse <= 1'b1;
		#300;
		i_pulse <= 1'b0;
	end
	i_en <= 1'b0;	
	#10_000;

	
	$stop;
end

//dump fsdb 
initial begin 
    $fsdbDumpfile("fifo.fsdb");
    $fsdbDumpvars(0);
end 

endmodule

      4. 编写filelist.f

目录切换到sim目录，并新建一个filelist,f文件

cd sim
gvim filelist.f

在filelist.f文件中输入如下内容

../src/pulse_counter.v
../tb/tb_pulse_counter.v

      5.编写makefile文件

新建一个makefile文件

gvim makefile

在makefile文件中输入如下内容

#************parameter input*************
#※prepare the source list file  and then make add the soucefile name 
#for example ,the Verilog source file's name is vlog_list.f then :make norsim src_list=file_list
src_list =  filelist
simv_name = simv
vpdpluse_name = vcdpluse
cov_file_name = coverage
vdb_name = $(simv_name)
#************constant command************
#compile
NOR_VCS = vcs -full64 -sverilog +v2k -timescale=1ns/1ns            \
      -debug_all                               \
      +notimingcheck                                   \
      +nospecify                                       \
      +vcs+flush+all                                   \
      -o $(simv_name)   \
      -l compile.log	\
	  -f $(src_list).f 

#coverage compile switch 
COV_SW = -cm line+cond+fsm+branch+tgl

#verdi dump wave compile option 
VERDI_SW = -P /tools/synopsys/verdi/Verdi3_L-2016.06-1/share/PLI/VCS/linux64/novas.tab \
	/tools/synopsys/verdi/Verdi3_L-2016.06-1/share/PLI/VCS/linux64/pli.a

#run option
RUN_GUI = -R -gui -l run.log
RUN_VPD = -R +vpdfile+$(vpdpluse_name).vpd -l run.log
RUN_COV = -R $(COV_SW) -cm_name $(vdb_name) -cm_dir ./$(cov_file_name) -l run.log
RUN_VER = -R +fsdb+autoflush -l run.log
#************command************
#normally sim
norsim: 
	$(NOR_VCS) $(RUN_GUI) 

#post-process
postsim:
	$(NOR_VCS)  $(RUN_VPD) 
	dve -vpd $(vpdpluse_name).vpd

#coverage
covsim:
	$(NOR_VCS) $(COV_SW) $(RUN_COV) 
	dve -covdir $(cov_file_name).vdb

#verdi
#versim:
run_vcs:
	$(NOR_VCS) $(VERDI_SW) $(RUN_VER)

vd:
	verdi -sv -f $(src_list).f -ssf *.fsdb -nologo


#rm 
clr:
	rm -rf *csrc ./*.daidir $(simv_name) *simv* DVE* ucli* *.vpd *.vdb *.log *.fsdb *novas* *.dat *Log *rc *conf

      6. 调用vcs仿真并调用Verdi查看波形

万事俱备，现在开始调用两个文件并进行仿真，在终端中输入

make run_vcs

终端显示下图，表示VCS已经仿真完成，并在文件夹中建立了fsdb文件

之后输入如下命令来打开Verdi查看波形

make vd

鼠标点击图中位置，并按住滚轮拖动到如图箭头所指位置

 接着就会出现对应的波形

 接下来便可以利用Verdi快乐的查看波形并进行debug啦！

 至此，我们利用VCS+Verdi进行编译仿真并查看波形就大功告成，开心！

总结

十分感谢能够看到这里，这样整个教程就已经告一段落，教程中对于makefile文件的编写，以及vcs和Verdi的一些常用指令并没有详细的介绍，如果大家想深入了解具体的内容，欢迎移步到synopsys的官方指导文档，同时如果想了解Verdi的详细使用方法，这里也推荐一个我看后觉得很有收获的一个up主Verdi基础使用自学记录_哔哩哔哩_bilibili，有兴趣的朋友可以看看~

VCS+Verdi 联合仿真: 在FPGA开发中的应用
VyActionscript的博客
09-18 208
它与VCS集成紧密，可以在仿真过程中提供丰富的调试功能，帮助工程师快速定位和解决设计中的问题。然而，使用VCS和Verdi进行联合仿真的基本原理是相同的。我们可以通过添加一些仿真断言语句，以及使用VCS提供的调试宏，来丰富波形文件中的信息。在Verdi中，我们可以通过波形查看器查看信号的波形图，并进行信号的追踪和时序分析。使用VCS对该RTL代码进行编译和仿真，然后使用Verdi加载生成的仿真波形文件，我们可以进行调试和分析，以验证设计的正确性。启动Verdi工具，并加载VCS生成的仿真波形文件。
【EDA工具使用】——VCS和Verdi的联合仿真的简单使用
沉淀物
03-04 1550
VCS和Verdi的简单使用
vcs和verdi联合仿真（初学者可以用来熟悉脚本写法）.pdf
05-30
vcs和verdi联合仿真（初学者可以用来熟悉脚本写法），有一些脚本教程
Linux下VCS与Verdi联合仿真（Verilog与VHDL混仿）
最新发布
weixin_60610210的博客
09-26 1804
本篇简单介绍一下如何通过VCS与Verdi实现混合仿真VHDL+Verilog
VCS & Verdi 联合仿真总结
争取早日成为硅农
01-17 3万+
VCS（Verilog Compilation and Simulation）是一种常用的Verilog编译和仿真工具，广泛应用于硬件设计和验证领域。它是Synopsys公司开发的一款商业化工具，提供了强大的功能和性能，被认为是业界的主流仿真工具之一。编译器：VCS提供了高效的Verilog编译器，支持Verilog-1995、Verilog-2001和SystemVerilog语言标准。它能够将Verilog代码转换为可执行的仿真文件，并进行优化以提高仿真性能。
VCS和Verdi联合仿真
qq_40268672的博客
04-15 5819
编写RTL代码 设计文件如下: add.v module adder( input clk, input wire [31:0] a, input wire [31:0] b, output reg [31:0] c ); always@(posedge clk) c<=a+b; endmodule sub.v module suber( input wire clk, input wire [31:0] a, input wire [31:0] b, output reg [3
【VCS+Verdi联合仿真】~ 以计数器为例
qq_40549426的博客
06-29 3455
主要是因为前天因为刷题和找工作的需要，需要熟悉VCS和Verdi的联合仿真（据说是很好用，随大流呗！！！），所以才会有接下来的一些相关博客，我准备把它搞成一个专栏，以便于后边有朋友需要，做个参考，话不多说，直接开干。...
VCS+Verdi联合仿真详细教程
02-28
"VCS+Verdi联合仿真详细教程" 本文主要介绍了VCS和Verdi联合仿真的详细教程，旨在帮助读者了解VCS和Verdi的基本概念和操作方法。VCS是一款编译型Verilog模拟器，具有高性能、规模大和高精度的特点，适合从行为级、...
uvm+vcs+verdi基本平台搭建
11-09
uvm+vcs+verdi基本平台搭建,也许平台不是很难，但是网上没有 UVM 在 VCS 中的详细教程，但是对于初学者就是一道屏障，我探索了几天，下文将一步一步的举例子说明 UVM+VCS+Verdi 的 liunx 平台搭建过程
【转载】VCS & Verdi 联合仿真总结
布拉奇的博客
02-07 4728
这篇文章只介绍，VCS 和 Verdi 最基本的操作，更多高阶的操作可以查看其官方手册，也可以在平时的练习中不断加强对软件操作的熟练度，工具学起来还是比较容易的，难的是如何对设计进行快速的仿真并找出其中的 bug，这需要在未来长期学习训练与总结。如果使用终端手敲命令的方法进行 VCS 和 Verdi 的仿真，会显得过于麻烦，不仅费时间而且容易出错，因此可以通过 makefile 脚本的形式对整个过程的命令自动化，在对不同的文件进行仿真时，只需要修改部分内容即可重复使用，非常便捷。编译是仿真设计的第一步。
Verdi教程
09-02
VerdiTut
Linux下VCS与Verdi联合仿真简易教程及例子示范
热门推荐
JasonFuyz的博客
07-22 5万+
VCS与Verdi联合仿真简易教程及例子示范 最近在公司实习，最近也恰好在学习Linux下的IC设计环境，涉及到了VCS与Verdi联合仿真等内容，也切身感觉到，和学校学习的内容是如此的不同，此篇便来讲下： VCS，Verdi是什么，为何要用VCS和Verdi？ 用一个简短的例子展示如何在Linux下使用VCS，Verdi对Verilog文件进行功能仿真； 一些用VCS，Verdi的提高效率的方式； 1. VCS，Verdi介绍 相信大家都用过Vivado，Quartus等，这里以Vivado为例，他包
（笔记）vcs和verdi的联合仿真
weixin_30457551的博客
03-20 492
环境配置 首先搭建好vcs和Verdi都能工作的环境，主要有license问题，环境变量的设置。在220实验室的服务器上所有软件的运行环境都是csh。所以，所写的脚本也都是csh的语法。 生成波形文件 Testbench的编写 若想用Verdi观察波形，需要在仿真时生成fsdb文件，而fsdb在vcs或者modelsim中的生成是通过两个系统调用$fsdbDumpfile $...
VCS+Verdi 联合仿真-----FPGA开发
qq_40829605的博客
12-30 9816
VCS+Verdi 联合仿真-----FPGA开发 简述 上篇文章记了VCS和Verdi的安装和破解，这篇文章 主要记的是VCS和Verdi的联合仿真。重点当然是配置vcs和verdi 的一大堆参数。因为我也是初学者，所以用的到参数并不多，之后可能回遇到更高深的用法，到时候再补充。这里主要是完成一个38译码器的仿真。 注：上篇笔记中的lmg_vcs每次关机重启都会失效，需要重新lmg_vcs激活，...
【芯片设计- RTL 数字逻辑设计入门 2 - vcs 及 verdi 使用介绍】
CodingCos的博客
05-11 3371
verdiverdi [ 选项 ] [ 文件 ]-f [文件名]： 在某文件中索引工程包含的文件路径；-top [名称]： 工程名称，后接的是tb文件的 Module 名字；-nologo： 无欢迎界面；-ssf [文件名].fsdb： 指定已有的波形文件。
【数字IC】——VCS和Verdi联合仿真初探
一枚ICer
07-31 628
内存管理单元的VCS和Verdi联合仿真。
VCS 和Verdi 联合仿真Makefile
Forever666的博客
10-12 1164
大佬们提供的vcs + verdi的makefile ，自己小小的修改了一下并记录自己使用中的问题。
vcs+verdi联合仿真
11-02
VCS Verdi联合仿真是一种基于VCS仿真工具和Verdi调试工具的联合仿真方法。联合仿真是指在同一个环境中同时运行仿真和调试工具，以便更高效地进行验证和调试。 VCS是一种主流的硬件描述语言仿真工具，能够将设计描述文件（如Verilog、VHDL等）转化为模拟器可执行的形式，并模拟电路的工作过程。而Verdi是一种交互式仿真调试工具，可以用于可视化、调试和分析仿真结果。 VCS Verdi联合仿真的主要优势在于可以在仿真过程中实时查看、分析和调试电路的内部状态。具体来说，它提供了一系列调试功能，如信号波形查看、信号跟踪、分层分析、变量监视等。 通过VCS Verdi联合仿真，设计人员可以更加直观地了解和分析电路的行为，快速找出设计中的错误和问题。这对于复杂的设计来说尤为重要，因为它可以提供更好的可视化效果和更强大的调试功能。 同时，VCS Verdi联合仿真还可以与其他验证工具、验证环境和设计手段进行集成。这意味着设计人员可以更加方便地利用其他工具和方法来辅助验证和调试，提高设计的可靠性和效率。 总的来说，VCS Verdi联合仿真是一种强大的验证和调试方法，通过将VCS仿真工具和Verdi调试工具联合使用，可以提供更好的仿真和调试体验，帮助设计人员更好地完成复杂电路的验证和调试工作。
评论 12
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值