计算机组成原理 8位CPU设计 模块仿真

基于对verilog数字系统设计教程第二版的CPU设计的补充和验证
ALU模块仿真结果：

Accum模块仿真结果：

CLKgen模块仿真结果：与设计相符。注意：ALU_CLK在第5个时钟有效是否设计正确？

DataCTL模块仿真结果：

Reg模块仿真结果：

counter模块仿真结果：

Addr模块仿真结果：

RAM模块仿真结果：

ROM模块仿真结果：

Addr_decode模块仿真结果：