1.简述“动态MOS存储器”原理
答:
依靠电容存储电荷的原理存储信息。
2. 设CPU有16根地址线,8根数据线,并用MREQ#作访存控制信号(低电平有效),用R/W#作读/写控制信号(高电平为读,低电平为写)。现有如下存贮器芯片:
》ROM:2K * 8位,4K * 8位,8K * 8位;
》RAM(静态):1K * 4位,4K * 8位,8K * 8位;
》3 : 8译码器和各种门电路;
要求:
主存的地址空间满足下述条件:最小8K地址为系统程序区(ROM区),与其相邻的16K地址为用户程序区(RAM区),最后(最大地址)4K地址空间为系统程序区(ROM区)。
(1)请画出存储芯片的片选逻辑,存储芯片的种类、片数。
(2)请画出CPU与存储器的连接图。
(1)解:
根据要求,
① ∵最小8K地址为系统程序区(ROM区),
∴在所给ROM存贮器芯片中选择8K * 8位芯片,
8K * 8位
8K * 8位,
∴一共需要1*1=1片,即1个片选,由1个8K * 8位的ROM存贮器芯片构成
又∵为最小8K系统程序区(ROM区),
∴与3:8译码器的y0/输出端相连
② ∵与最小8K地址系统程序区(ROM区)相邻的为16K地址用户程序区(RAM区)
∴在所给RAM存贮器芯片中选择8K * 8位芯片,但不满足16K要求,需要进行扩展
8K * 8位
16K * 8位,
∴一共需要2*1=2片,即2个片选,每个片选由1个8K * 8位的RAM存贮器芯片构成
∵与最小8K系统程序区(ROM区)相邻,
又∵两个8K*8位存贮器芯片各位于一个片选中组合成16K
∴3:8译码器的y1/输出端与第一个8K*8位片选相连,y2/输出端与第二个8K*8位片选相连
③ ∵最后(最大地址)4K地址空间为系统程序区(ROM区)
∴在所给ROM存贮器芯片中选择4K * 8位芯片,
4K * 8位
4K * 8位,
∴一共需要1*1=1片,即1个片选,由1个4K * 8位的ROM存贮器芯片构成;
∵4K系统程序区(ROM区)为最大地址
∴与3:8译码器的y7/输出端相连
∵有16根地址线,所选芯片最多使用13根(A0-A12)地址线
∴ 3:8译码器使用3根(A13、A14、A15)地址线
综上所述:
最小8K系统程序区(ROM区):由1片8K*8位ROM存贮器芯片构成;
相邻16K用户程序区(RAM区):由2片8K*8位RAM存贮器芯片构成;
最大4K系统程序区(ROM区):由1片4K*8位ROM存贮器芯片构成;
④存储芯片的片选逻辑图如下所示:
(2)解:
“CPU与存储器的连接图”如下所示:
3.“动态RAM(DRAM)”原理
(1)DRAM为什么要刷新?
答:
DRAM依靠电容存储电荷的原理存储信息。平常状态下没有电源进行供电,时间一长电容中存储的电荷存在泄放问题,导致存储的信息被破坏。因此需要定向向电容补充电荷,保持存储的信息不变,故DRAM需要进行刷新。
(2)DRAM怎么刷新?
答:
按“行”进行刷新。
(3)DRAM刷新方式?
答:
DRAM共有三种刷新方式:
①集中式刷新:
在一个周期内,前一段时间重复读/写周期或维持周期,等到需要进行刷新操作时,便暂停读/写周期或维持周期,而逐行进行刷新。缺点为:存在“死时间”,即刷新时间,这段时间内无法进行存取访问,适用于实时性不高的场合。
②分散式刷新:
将一个周期分为两部分,前部分时间用于进行读/写操作或维持信息,后部分时间进行刷新。缺点为:刷新次数较多,会对系统的速度造成影响,但不存在死时间,不适用于高速存储器。
③异步式刷新:
将周期时间进行分割,将分割后的时间分为两部分,前部分时间用于进行读/写/维持操作,后一小部分时间进行刷新。缺点在于多长时间刷新一次,用在大多数计算机中。
4.“高速缓冲存储器(cache)”
(1)计算机为什么使用cache ?
答:
弥补CPU和主存间的速度差异,提高CPU访问主存的平均速度。
(2)cache理论基础
答:
程序的局部性原理。
(3)cache的功能由什么实现?
答:
由硬件实现。
(4)cache工作原理
答:
①位置:位于CPU和主存之间;
②单位:cache与CPU之间以“字”为单位,与主存之间以“块”为单位。一“块”由若干个字组成。
③命中与不命中:
当CPU要读取主存中的一个“字”时,便发出这个字的内存地址到主存和cache中:
若cache中含有这个字的数据,则cache将数据传输给CPU,称为命中;
若cache中不含有这个字的数据,则通过主存将这个字的数据传输给CPU,同时主存将含有这个字的全部数据块传输给cache,称为不命中。
④替换策略:
采用“最近最少”替换策略,即LRU算法。