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FPGA学习
文章平均质量分 79
麦田守望者at
这个作者很懒,什么都没留下…
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FPGA|跨时钟域
FPGA时序原创 2023-03-17 21:36:23 · 2356 阅读 · 1 评论 -
FPGA|时序
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Verilog(3)I2C通信协议
I2C原创 2023-02-26 14:23:54 · 911 阅读 · 0 评论 -
Verilog(2)HDMI显示
异步复位的亚稳态:当异步复位信号的撤销时间在Trecovery(恢复时间)和Tremoval(移除时间)之间时,输出结果就会出现亚稳态,造成复位失败。当reset信号为active的时候,寄存器立刻被复位,与时钟沿到来与否没有关系。用两级寄存器,是消除复位释放中可能存在的亚稳态。通过像素点坐标,来规定显示的内容,像素点坐标由驱动模块根据时钟及行场计数来动态改变。三、dvi_transmitter_top。一、video_display模块。二、video_driver模块。原创 2023-02-20 15:14:25 · 1272 阅读 · 0 评论 -
Verilog(1)UART串口通信
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