Verilog|有无符号加法与乘法运算

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分类专栏： FPGA学习 文章标签： fpga开发 Powered by 金山文档
于 2023-03-14 16:06:42 首次发布
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文章详细介绍了在Verilog中进行无符号和有符号运算的区别，特别是在扩展和乘法操作时的注意事项。对于有符号数，使用$signed()函数可以确保正确的符号扩展。同时，文章探讨了正负数的原码、反码和补码表示，并解释了在不同正负数相乘时如何使用补码进行计算。
摘要由CSDN通过智能技术生成

一、无符号：

直接运算

二、有符号与无符号：

强制当作无符号运算

如c=a+b,a、b四位，c五位，计算时Verilog会将a和b扩展到五位再做加法，如果ab中有无符号数，则展宽会按照无符号数来，就是高位补0，因此有符号数结果将不正确。

解决：$signed()，c=a+$signed(b)，扩展会按照有符号数的方式扩展，高位补符号位

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