英特尔FPGA day7

最新推荐文章于 2024-08-01 19:13:18 发布
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文章标签： fpga开发
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今天比较痛苦，主要是下午的加法器一直没实现。而且调试半天没成功，有很大部分时间也浪费在了，忘了原来flash里面他们烧有程序了，然后相当于一直调试，白调了。还有就是我总感觉，可能是数码管显示那里，我没弄完全透，那部分出了些问题，因为感觉加法计算这一块，没啥逻辑问题，就算有，感觉还没到后面，就前面显示都有问题。 总之弄半天了，也挺难受的。

还是先总结今天写的吧。

学习内容：

按键输入密码锁，还有固化文件的设置（将文件写到flash中去）

下午就是实现加法器。

产生疑惑:

参数等正常传入，为啥，数码管不能正常显示给定数字，数码管的显示和数字表示的进制方式，位宽有关吗，即3’d2, 3'b10, 4'd2 这三种数字传入后，显示的数字是一样的吗？答案是不影响

感觉数码管那一块还是没掌握特别好。

其他的感觉今天讲的很少，下面就贴些代码吧。

密码锁：

module password(
    input clk,
    input rst_n,
    input [3:0] key,

    output reg [3:0] led
);
//状态空间
parameter IDLE = 3'd0;
parameter S1   = 3'd1;
parameter S2   = 3'd2;
parameter S3   = 3'd3;
parameter S4   = 3'd4;
parameter CNT_MAX = 26'd49_999_999;
parameter TIME    = 24'd9_999_999;
reg [23:0]cnt_200ms;
reg [25:0] cnt;
reg [2:0] cstate;//当前状态

wire add_cnt;
wire end_cnt;
wire add_cnt_200ms;
wire end_cnt_200ms;

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt <= 0;
    end 
    else if(add_cnt)begin 
        if (end_cnt) begin
            cnt <= 0;
        end
        else begin
            cnt <= cnt +1'd1;
        end
    end 

end

assign add_cnt = (cstate == S4);
assign end_cnt = add_cnt && cnt == CNT_MAX;



always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt_200ms <= 0;
    end 
    else if(add_cnt_200ms)begin 
        if (end_cnt_200ms) begin
            cnt_200ms <= 0;
        end
        else begin
            cnt_200ms <= cnt_200ms +1'd1;
        end
    end 
    else begin 
        
    end 
end

assign add_cnt_200ms = (cstate == S4);
assign end_cnt_200ms = add_cnt_200ms && cnt_200ms == TIME;


always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cstate <= IDLE;
    end
    else begin 
        case (cstate)
            IDLE: begin
                if(key[0])begin//1
                     cstate <= S1;
                end
                   
                else if (key[1]|key[2]|key[3]) begin
                        cstate = IDLE;
                        end
                else 
                cstate <= IDLE; 
            end  
            S1: begin
                if(key[3])begin//4
                     cstate <= S2;
                end
                   
                else if (key[1]|key[2]|key[0]) begin
                        cstate = IDLE;
                        end
                else 
                cstate <= S1;
            end
            S2: begin
                if(key[1])begin//2
                     cstate <= S3;
                end
                   
                else if (key[0]|key[2]|key[3]) begin
                        cstate = IDLE;
                        end
                else 
                cstate <= S2;
            end
            S3: begin
                if(key[2])begin//3
                     cstate <= S4;
                end
                   
                else if (key[0]|key[1]|key[3]) begin
                        cstate = IDLE;
                        end
                else 
                cstate <= S3;
            end
            S4: begin
                if (end_cnt) begin
                    cstate <= IDLE;
                end
                else
                    cstate <= S4;
                
            end    
            default: ;
        endcase
    end 
end

reg [0:0]flag;

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        led <= 0;
        flag <= 1'b1;
    end 
    else begin 
        case (cstate)
            IDLE: led <= 4'b0000;
            S1  : led <= 4'b0001;
            S2  : led <= 4'b0011;
            S3  : begin
                led <= 4'b0111;
                flag <= 1'b1;                
            end
    
            S4  : begin
                if (flag) begin
                     led <= 4'b1111;  
                     flag <= 1'b0;                   
                end                
                else if(end_cnt_200ms)
                    begin
                        led <= ~led;                    
                end    
                else begin
                        led <= led;
                end               
                end
 
            default: ;
        endcase
    end 
end




endmodule

顶层文件

module top_key_lock(
    input clk,
    input rst_n,
    input [3:0]key,

    output [3:0]led
);
wire [3:0] key_reg;



password u_password(
.clk(clk),
.rst_n(rst_n),
.key(key_reg),

.led(led)

);

key_keep u0_key_keep(
.clk(clk),
.rst_n(rst_n),
.key_in(key[0]),

.key_down(key_reg[0])

);

key_keep u1_key_keep(
.clk(clk),
.rst_n(rst_n),
.key_in(key[1]),

.key_down(key_reg[1])

);

key_keep u2_key_keep(
.clk(clk),
.rst_n(rst_n),
.key_in(key[2]),

.key_down(key_reg[2])

);

key_keep u3_key_keep(
.clk(clk),
.rst_n(rst_n),
.key_in(key[3]),

.key_down(key_reg[3])

);

endmodule

按键消抖

module key_keep(//消抖模块
    input clk,
    input rst_n,
    input key_in,//未消抖的按键

    output reg key_down//消抖后的按键值
);

/****************************************************************
						main
				按键消抖用状态机方法实现
***************************************************************/


//定义按键按下的四个 状态
localparam IDLE = 4'b0001;
localparam FILTER_DOWN = 4'b0010;//按键按下过程
localparam HOLD_DOWN = 4'b0100 ;
localparam FILTER_UP = 4'b1000;  //按键松开过程

parameter TIME_DELAY = 20'd100_0000;

wire add_delay_cnt;//开始计时的标志
wire end_delay_cnt;//结束及时的标志

reg [19:0] cnt;
reg [3:0] state_c;//现态
reg [3:0] state_n;//次态

reg key_in_r0;
reg key_in_r1;

wire n_edge;//按键按下
wire p_edge;//按键松开 
wire idle2filter_down_start;
wire filter_down2hold_down_start;
wire filter_down2idle_start;
wire hold_down2filter_up_start;
wire filter_up2idle_start;

//接收按键信号
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
         key_in_r0 <= 1'b1;
         key_in_r1 <= 1'b1;
    end 
    else begin 
        key_in_r0 <= key_in;
        key_in_r1 <= key_in_r0;
    end 
end

assign n_edge = ~key_in_r0 & key_in_r1;
assign p_edge = ~key_in_r1 & key_in_r0;

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        state_c <= IDLE;
    end 
    else begin 
        state_c <= state_n;
    end 
end
always @(*)begin 
     if(!rst_n)begin
      state_n = IDLE;
     end 
     else begin 
        case (state_c)
            IDLE:begin
                if(idle2filter_down_start)
                state_n <=FILTER_DOWN;
                else
                state_n <=state_c;
            end 
            FILTER_DOWN:begin
                if(filter_down2hold_down_start)begin
                    state_n <= HOLD_DOWN;
                end
                else if (filter_down2idle_start) begin
                    state_n <=IDLE;
                end
                else
                    state_n <= state_c;
            end
            HOLD_DOWN: begin
                if (hold_down2filter_up_start) begin
                    state_n <= FILTER_UP;
                end
                else 
                    state_n <= state_c;
            end
            FILTER_UP: begin
                if (filter_up2idle_start)begin
                    state_n <= IDLE;
                end
                else 
                    state_n <= state_c;
            end
            default: ;
        endcase
     end 
end

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        key_down <= 0;
    end 
    else if(hold_down2filter_up_start)begin 
        key_down <= ~key_in_r1;//如果不取反，按键按下就输出0，取反，按键按下就输出1
    end 
    else begin 
        key_down <= 1'b0;
    end 
end

assign idle2filter_down_start = (state_c == IDLE)&&(n_edge);
assign filter_down2idle_start = (state_c == FILTER_DOWN)&&(add_delay_cnt && p_edge);
assign filter_down2hold_down_start = (state_c == FILTER_DOWN)&&(end_delay_cnt && !p_edge);
assign hold_down2filter_up_start = (state_c == HOLD_DOWN)&&(p_edge);
assign filter_up2idle_start = (state_c == FILTER_UP)&&(end_delay_cnt);

/*计数条件与结束条件*/
assign  add_delay_cnt = (state_c==FILTER_DOWN) || (state_c==FILTER_UP);
assign  end_delay_cnt = add_delay_cnt && (cnt == TIME_DELAY-1);
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt <= 20'd0;
    end 
    else if(add_delay_cnt)begin 
        if (end_delay_cnt) begin
            cnt <= 20'd0;
        end
        else begin
            cnt <= cnt +1'b1;
        end
    end 
    else begin 
        cnt <= cnt;
    end 
end

endmodule

 

皮卡丘裤不酷
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英特尔FPGA实训day4
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英特尔FPGA实训day6
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解释：当这两条语句进行后，key_in_r1实至是获取的key_in_r0 执行第8行之前的值，而key_in_r0获取的是现在（此时此刻）传入的key_in的值（key_in是动态的外部输入的实时电平）。今天的疑惑产生倒是几乎没什么，如果有，那就是后面实现有限状态机的时候，一些代码没看懂，但后来静下心来理清实现的逻辑，一步步看懂了。当然，其实也很简单，但对于我是从 之前一直是静态状态判断（高，低电平），到动态状态（升降电平）的判断的跳变，还是觉得蛮有意思。在用状态机实现消抖过程中，还学到个很巧妙的东西。
英特尔FPGA实训day5
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05-26 135
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英特尔FPGA day8
m0_56487684的博客
05-31 113
（当成和数组一样了） 但实际上是，该寄存器 位宽为6，即最大可以存的数值为 num = 64;音符的实现： 调节频率，即调节周期，也即调节 高低电平持续时间， 也就是进行计算 晶振振动时长。对应时长就是周期，然后因为不能一直高电平，所以要调节占空比，这里设置的50%（即一个周期内一半的高电平，一半的低电平）上午实现的是两只老虎的播放，下午自己实现歌曲的播放。一个是单个音符持续时间的计数， 计满后 就跳到下一个 音符。音符的持续与切换： 总共三个计时模块，一个是单个音符的频率需要振动的次数， a1。
英特尔FPGA实训 day 10
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在该实训中，我使用了VHDL和Verilog编写了控制FPGA从外部设备接收数据的代码，并且了解了数据如何被解析和存储到FPGA的存储器中，以及如何发送FPGA生成的数据给外部设备。值得注意的就是，rx，tx在实际操作的时候要分清楚，芯片的rx引脚接的是其他设备的tx，而芯片的tx引脚就是接的其他设备的rx。最后，我还了解了调试工具的使用方法，以便调试我的代码。在这个实训中，我学习了利用FPGA通过串口通信与外部设备进行数据交互的基础知识和技能，其中串口通信代码的实现任务是其中的一个主要部分。
英特尔FPGA实训day9
m0_56487684的博客
06-02 243
针对我们这个程序，因为是松开按键的时候会产生一个flag信号，也即key[0]变成1，所以这个是一个瞬间的事，也即 再下一次再面对该if语句的时候，就已经变成0了，也即，其没有存储或持续功能。今天主要的收获，就是对 一些模块更加熟悉，慢慢自己学会了书写与应用，如计时模块等，有了更深的理解，基本上能灵活应用。今天是实训第九天，今天主要是完成了电子表的更加完善的设计。上午设计了闹钟，即到达一定时间后就进行鸣叫，下午进行了自主设计，将电子表设计成可以显示时间，设置时间，设置闹钟时间，并用数码管显示。
英特尔FPGA实训学习day 2
m0_56487684的博客
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但对于FPGA，有些同学的认识，感觉更应该从电路设计上去认识，也就是数字电路等占有举足轻重的作用，相对于stm32生硬调包来说，这将学的更加底层和通透，清晰。’再次老师也说明了对原理图我文件的认识：可以当作一个引脚查阅，参考的手册一样，不用把每个细节看懂，需要的时候能查到，然后进行配置就行。通过两天的学习，以及与同学们的交流，浅浅的认识了下FPGA，但，应该从怎样的角度去入手学习，认识，这是需要接下来去好好探究的。老师提到，每次写always 都要想，哪些要初始化，为什么呢，而且怎么叫初始化，怎么初始化？
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英特尔FPGA实训 day11
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在书写led切换亮灭条件的时候，最开始只写了 rx_data == 49 ，导致led没能按照预期发送特定字符亮起，再发送特定字符，熄灭。这是因为，当 没有新值传入的情况下，rx_data会一直保持最后传入的那个值，也即：如果最后一个是49，则会一直保持49，也就是说，这个if条件会持续成立，内部的语句led <= ~led 会不断执行。则很自然想到，，后面就再添加一个条件，也即 数据接收完成的标志。学习任务：今天实现了串口控制led的亮灭切换，以及发送一个特定字符的功能。
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【英特尔 FPGA CYCLONE4 EP4CE10F17C8 datasheet】是英特尔公司Altera系列的Cyclone IV FPGA（Field Programmable Gate Array）器件的数据手册，该器件型号为EP4CE10F17C8。Cyclone IV系列是面向低成本、低功耗应用...
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在FPGA开发中完成对于D触发器的实现。
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weixin_63553972的博客
07-31 869
按键控制数码管是一种常见的电子显示技术，它结合了按键输入与数码管显示的功能。在这一设计中，用户通过按下不同的按键来发送指令，这些指令随后被处理并转换为数码管上显示的数字或字符。按键通常作为输入设备，通过电路连接到微控制器（如FPGA、单片机等）的输入引脚，而数码管则作为输出设备，其显示内容由微控制器控制。按键输入处理：微控制器不断扫描按键的状态，当检测到按键被按下时，根据按键的编号或功能执行相应的操作。指令转换：将按键的输入转换为数码管能够理解的显示指令。
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