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RSS订阅原创 Verilog基础（二）：diviter 分频器
在整个电路中，一般晶振提供固定的时钟信号频率，但是在需要其他频率的时钟的时候，一种是器件厂商提供的锁相环（PLL），另一种是自己动手来用Verilog代码描述。在自己进行Verilog描述的时候，通过计数器统计时钟脉冲，然后做出相应的操作，以达到奇数分频(3, 5, 7…)，偶数分频(2, 4, 6…)，占空比(高电平时间占整个周期T的时间比例设置…偶分频 占空比50%module diviter_6( input clk, input rstn, output clk_div);r
2021-12-17 16:15:15
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原创 Verilog基础（一）：counter 计数器
计数器counter，顾名思义，主要是用来计数使用的，通过时序电路寄存器实现统计时钟脉冲的个数，判断是否达到规定的个数N-1（还是统计N个数，0~N-1）；如达到，计数满溢后清零重新开始下一轮的统计，以此循环往复...关于使用场景，在统计时长（多少ns,us,ms）中使用非常广泛,通过统计脉冲的个数*每个脉冲的时长（即周期 T= 1/f 如：50MHz ，每个脉冲周期为 0.02us）；在分频电路中，通过判断脉冲个数，实现奇数分频（3，5，7.....）与偶数分频（2, 4, 6....）mod.
2021-12-17 11:32:52
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空空如也
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