Verilog基础（一）：counter 计数器

计数器counter，顾名思义，主要是用来计数使用的，通过时序电路寄存器实现统计时钟脉冲的个数，判断是否达到规定的个数N-1（还是统计N个数，0~N-1）；如达到，计数满溢后清零重新开始下一轮的统计，以此循环往复...

关于使用场景，在统计时长（多少ns,us,ms）中使用非常广泛,通过统计脉冲的个数*每个脉冲的时长（即周期 T= 1/f  如：50MHz ，每个脉冲周期为 0.02us）；在分频电路中，通过判断脉冲个数，实现奇数分频（3，5，7.....）与偶数分频（2, 4, 6....）

module counter #(parameter CNT_MAX=25'd24_999_999)(
	input sys_clk,
	input sys_rst_n,
	output cnt_flag
);

reg define;
reg [24:0] cnt;
reg cnt_flag;

always @(posedge sys_clk,negedge sys_rst_n) //计数器计数，计到最大值时清零
	if(sys_rst_n==1'b0)
		cnt<= 25'b0;
	else if(cnt==CNT_MAX)
		cnt <= 25'b0;
	else
		cnt=cnt+1b'1;
always @(posedge sys_clk,negedge sys_rst_n)  //计数到最大值产生标志信号，每当计数满取高
	if(sys_rst_n == 1'b0)
		cnt_flag <=1'b0;
	else if (cnt==CNT_MAX-25'b1)
		cnt_flag<=1'b1;
	else
		cnt_flag <=1'b0;

endmodule