本文介绍了FPGA仿真中的Latch锁存器，解释了Lock Latch在异步电路和同步电路中的作用及影响。通过举例说明了在Verilog编程中容易产生Lock Latch的情况，如if语句无else、case条件不全和输出赋值给自己，并提供了正确的代码示例以避免Lock Latch。最后预告下节内容将讨论D触发器。
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锁存器
Latch是锁存器，Latch 其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用，即输出不随着输入发生变化。
锁存器在组合逻辑电路中比较常见，由于在组合电路当中，输出与输入有关，如果输出的数据被锁存，则组合逻辑电路就无法正常工作，在组合电路当中应该尽量避免锁存情况的出现。
另外产生 Latch是我们在同步电路中尽量避免的，但并不表示 Latch 没有用的或者说是错误的，Latch 在异步电路中是非常有用的，只是我们设计的是同步电路，要尽量避免。
那么，为什么会出现锁存或者说什么情况下会出现锁存呢，一般而言，如果输出的信号不确定，就会产生锁存。
通常情况下，在verilog中以下情况会出现锁存：
1、条件判断语句if语句没有接else；
2、列举语句case语句没有default；
3、输出变量自己赋值给自己
因此，在组合逻辑电路的设计当中，一定要确保输出的信号的值是确定的。
如果不记得软件的操作和仿真设置可以点击下边链接查看。
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