m0_58129662的博客

原创 对于OFDM知识点（二）

您可以把每个子载波想象成一个在时频平面上螺旋前进的弹簧。它的旋转速度（频率）是固定的，并且彼此不同。“正交”的魔法就在于，在一段精确的时间（3.2us）内，每个螺旋都刚好旋转了整数圈。这样，当我们在终点“检阅”时，每个螺旋的指向（相位）都是独一无二的，因此绝不会相互混淆。下面的表格基于这个“螺旋”比喻，总结了OFDM正交性的关键要素：比喻概念对应的OFDM技术要素说明螺旋​一个子载波（复指数信号 ej2πfk​t）每个螺旋以自己固定的速度旋转。螺旋的旋转速度​子载波频率 fk​不同螺旋的转速有固定差异，即子

原创 FPGA--zynq学习 PS与PL交互（二） HP接口

该工程实现了PL通过HP接口（8个字节）下使用AXI协议往DDR中写数据。PS读取处理。这种就是不断地读那块资源。CPU资源浪费下节是DMA当前简单的传输1.PS并不知道什么时候传输数据，需要PL给一个中断，然后PS读取中断以后，在进行读取。2PL端口要告诉PS从哪个地址写入的数据，都需要PL告诉PS 端口GP接口是PS和PL 少量数据的接口。但是要大数据交互需要用到高性能总线 HP接口 把数据送给DDR还有一种速度较快的ACP接口 外部数据通过ACP接口通过CACHE送给CPU进行操作。

原创 硬件基础知识--电容（三）

容值表示法：三数值表示法：前两位有效数字，最后位为数量级（如102=1nF）小数命名法：时用R表示小数点（如0R5=0.5pF）精度代码：D: ±0.5pFF: ±1%(封装选择技巧：优先0603以上封装（0402需专用气动飞达，步距8×2mm更小）常见封装代码：0402/0603/0805/1206材质特性：C代码代表COG/NPO材质（温度稳定性好）MPO材质用C表示（适合100pF以下小容量）通用陶瓷材质X7R：通用陶瓷材质。

原创 FPGA-zynq PS与PL的交互（一）

就是在PS 端口开一个GP接口，去控制Bram，然后PL 读Bram中的数据。

原创 硬件基础知识--电容（二）

特性维度峰值 (Peak Value)​有效值 (Effective Value / RMS)​定义​一个周期内，信号所能达到的最大瞬时值（可能是正或负的最大绝对值）15根据热效应原理，与产生相同热量的直流电等效的数值24别名​最大值、幅值均方根值 (Root Mean Square, RMS)关注点​信号的极端强度、电压的最大应力​信号的平均做功能力、实际效果数学关系 (正弦波)​基准值有效值 = 峰值 / √2 ≈ 峰值 × 0.7074应用场景​评估绝缘耐压、电容器耐压值5。

原创 硬件基础知识-电容（一）

电容在电路中作用，工作状态：根据能量流动方向可分为充电和放电两种工作模式。

原创 OFDM理解

在OFDM系统中，对64QAM调制后的信号进行64点IFFT变换，这个“64点”的选择是一个在之间取得精妙平衡的结果。

原创 通信知识-超外差接收机、零中频接收机、低中频接收机、以及各种调制方式，和FFT知识

••零中频​ 的公式核心是正交分解​ 和基带处理，其简洁性（fIF​=0）是最大优势，但也带来了直流偏移等特有挑战。••低中频​ 的公式核心是频率规划（选择 fIF​）和镜像抑制（IRR），通过牺牲一定的简洁性来规避零中频的某些问题。希望这些公式能帮助你更精确地理解和使用这两种重要的接收机架构。

原创 FPGA——定点数的表示

列举32位中，1位符号位，1位整数位，30位小数位。7/√42）转换为fix32_30格式的过程。在实际工程中，在FPGA中要用的是定点数，有固定的整数和固定的符号位以及固定的小数部分。因为我们要保留30位小数精度。乘以 2^30相当于把小数点。要把这个小数部分转为电脑中的二进制传输。存储了小数 ​，精度达到了 2−30。，将原来的小数部分提升为整数部分。这个整数存储在32位变量中，就。

原创 硬件工程师-基础知识电阻（四）

在高频电路中，电阻产生出的感抗容抗和会使节点分的电压增大，除以电阻电流就增大了，所以在高频的时候要把感性和容性减少。算出阻抗，进行分配电阻的阻值，回路中的电流一般取1ma，如果电流越大，功耗就越大价格就越大成本就高。并联的阻值将这个节点的电压拉低到某个电压，这个电压必须小于后面电路中的最小瞬态电压。根据节点进行分配电阻，通过计算总的然后节点就可以知道节点的上拉电阻以及下拉。对于下拉电阻的话，根据节点电压进行除以电流，就能知道下拉电阻是多少。阻值受电压的变化，根据电压变化改变阻值。根据电压的范围进行阻值。

原创 FPGA—ZYNQ学习spi(六）

这些指令共同构成了操作SPI Flash的完整流程。一个典型的​​写入流程​发送。发送擦除指令（如）擦除目标区域。轮询直到芯片就绪。再次发送。发送WRITE_CMD或进行数据写入。轮询直到写入完成。

原创 硬件工程师-基础知识电阻（三）

电容刚开始导通是短路的状态，产生一个浪涌电流，电流很大。

原创 硬件工程师-基础知识电阻（二）

J 是5%精度 F1%精度风华。

原创 FPGA—ZYNQ学习UART环回(五）

下面的定义的是一个动态变量，如果跳出这个函数那么count内存会释放，再次进入这个函数分配一个count地址它的值还是从0开始下面定义的是静态变量static 跳出这个函数的内存地址不释放，再次进入这个地址紧接着上次的继续计数。

原创 硬件工程师-基础知识电阻（一）

1电阻的读值：直插电阻： 电阻是有偏差的，精度不高1%，10%，精度高0.1%，0.001%前面几个都是电阻值的大小，最后一个颜色表示精度，倒数第二个表示乘数，10^(颜色表示几)，下面那个5环的470*10^4。4.7m 金色是0.1 银色是0.01贴片电阻：2电阻的功率不能超过电阻的额定功率，拿到电阻需要算下电路中的电阻功率跟额定功率最对比3电阻的限流：电阻可以限流，但是最好用开关电源把高电压限制到低电压。

原创 FPGA—ZYNQ学习GPIO-EMIO，MIO,AXIGPIO(五）

通过zynq实现mio以及EMIO和axigpio去控制外部设备。通过zynq实现mio以及EMIO和axigpio去控制外部设备。

原创 硬件工程师-基础知识（一）

工频噪声确实是一个在电子测量和信号处理中经常遇到的实际问题。简单来说，它主要指由日常使用的交流电（比如国内的50Hz，美国的60Hz）及其谐波（如100Hz, 150Hz等）引起的一类特定干扰。磁场跟电流有关 ，电场跟电压有关电路中是电流 磁场是磁通量都满足KCL和KVL。

原创 对于OFDM知识点（一）

调制分为两个步骤：比特映射+高频载波调制基带信号就是没有频率的信号01 等等 频率为0，这就是数据流，将数据流进行比特流映射，对于bpsk来说 将01映射为+1-1，将映射后的+1-1与cos(2πf_c t)等进行把+1-1序列的基带信号调制到高频载波上。对于64QAM来说是吧01映射为拥有不同相位信息的基带信号。所以64qam调制就是把数据流先映射到64个频域上的复数点没有频率，然后在经过64点ifft的输入端，配置ifft的输入端，输入端配置好64个载波频率，IFFT运算本身在数学上​。

原创 FPGA—ZYNQ学习GPIO-EMIO(四）

GPIO 可以通过 MIO 连接到 PS 端的引脚，也可以通过 EMIO 连接到 PL mio是通过arm处理芯片和器件相互连接，emio是通过ps控制PL在进行控制的。

原创 FPGA-ZYNQ学习对BD的保存与应用

注意箭头方向必须要在写一个/文件夹否则保存不了。

原创 FPGA—ZYNQ学习Debug（三）

zynq的操作流程就是将bd，然后导出硬件描述文件，在打开SDK进行开发ARM。

原创 FPGA—ZYNQ学习Helloward（二）

可以选择板级支持包，也可以选择创建应用程序。

原创 连续时间和数字之间频率的偏差以及相位补偿

上面可以知道模拟角频率和数字的区别 接下来介绍相位 相位单位是弧度将n个样本的进行累加就能得出经过n个样本后的相位 θ=θ= 2Πn *f / fs 推出f 频率。在频偏的情况下：相位变成w2 是基础的角频率和加了频偏的，这时候用θ= 2Πn *f / fs 得出的F 是频偏后的总频率。进行补偿就需要自相关，把基础的角频率w抵消，只剩下角频偏w1 ，也就是经过n个样本，把基础的相位抵消后，只剩下θ = w1 * n带有频偏的相位 ，然后通过F = (θ*FS)/2ΠN 算出频偏。

原创 FPGA_乘法器ip核

原创 FFT加窗和抽取滤波

包括常见的窗函数及其特性对比。在信号处理中，为了减少。

原创 FPGA_YOLO(四)用HLS实现循环展开以及存储模块

i <MAXNUM;i++)这里是 typedef ap_fixed<32 , 16 , AP_RND,AP_SAT> D32;typedef是自定义类型 名字叫ap_fixed 总共有32为 16位的整数，剩下的AP_RND为小数部分，AP_SAT这个是溢出类型应该，归一。分析报告可以算出时间比int多，但是比float少总结：根据上述实验可以知道，int和自定义的类型没有用到dsp 浮点数用到了dsp、时间dloat > d32>int。

原创 FPGA_UART

（Universal Asynchronous Receiver/Transmitter）是一种常见的。

原创 FPGA_DDR(二)

1：在写一包数据后再读，再写再读 这时候读无法读出 查看时axi_arready没有拉高。原因 ： 由于读地址后没有拉高rready,导致数据没有读出卡死现象。在下板的时候遇到问题。

原创 FPGA—ZYNQ_BD Block Design学习（一）

1.第一步：打开Vivado软件，创建或打开一个工程。2.第二步：在Block Design中添加arm核心，并将其配置为IP核。3.第三步：配置arm核心的外设信息，如DDR接口、时钟频率、UART接口等。4.第四步：完成Block Design中的模块互联，生成PL端的比特流。 5.第五步：导出PS端的硬件信息，包括arm IP核的外设、速度、引脚和地址等信息。1创建bd 需要有ddr以及uart和时钟配置外设io口，这里就是zynq的管脚规定好的，根据原理图用哪个个勾选哪一个。 对外设uart的配

原创 FPAG_BUFFER学习

**功能**：将外部输入信号适配到FPGA内部电平标准，防止信号反射，支持多种I/O电气标准（如LVCMOS、LVTTL、LVDS等）。- **功能**：专用于全局时钟输入引脚，将外部时钟信号连接到全局时钟网络（BUFG），确保低偏斜和高扇出。- **功能**：将信号（通常是时钟）分配到全局时钟网络，减少传输延迟和偏斜，支持高扇出。- **IBUFDS**/**OBUFDS**：处理差分输入/输出信号（如LVDS）。- **差分缓冲器**和**全局时钟缓冲器**需手动例化，尤其在约束时钟信号时。

原创 FPGA_modelsim错误总结

1，在配置ddr3的时候vivado 速度太慢了，所以选用modelsim。我的是2018.3vivado，modelsim用了10.4 但是不行报错。然后看了帖子说 questasim可以下载了还是报错。然后又试了 2019.2。

原创 FPGA_DDR(一) 仿真

对ddr进行读写实验，用了vivado的ddr的模型进行仿真。

原创 FPGA_DDR错误总结

2.PLACE 30-58 TERM PLINITCALIBZ这里有问题 在顶层输出但是没有管脚约束报错。解决 端口没连接 必须赋值；

原创 FPGA_AXI仿真回环(一)

自定义ip核。

原创 FPGA_YOLO(四) 部署yolo HLS和Verilog 分别干什么

首先，YOLO作为深度学习模型，主要包括卷积层、池化层、全连接层等。其中，卷积层占据了大部分计算量，尤其适合在FPGA上进行并行加速。而像激活函数（如ReLU）和池化层相对简单，可能更容易用HLS实现。FPGA的优势在于并行处理和定制化硬件加速，因此在处理这些计算密集型任务时，相比通用处理器会更高效。需要考虑的是，HLS允许使用C/C++等高层次语言描述硬件功能，然后由工具自动转换为RTL（如Verilog或VHDL）。这对于算法开发人员来说更加友好，可以减少手动编写低级硬件描述语言的时间和错误。

原创 FPGA_YOLO(三)

上一篇讲的是完全映射，也就是block中的所包含的所有的卷积以及归一，池化卷积 举例总共6个等都在pl侧进行处理（写一个top 顶层 里面conv 1 bn1 relu1 pool1 conv1*1 conv 2 bn2 relu2 pool2 conv1*1 ....总共6个 ），最后在送给ps进行解码的。

原创 FPGA_DDS_IP核

接下来对FPGA的DDS的ip核进行学习。首先对DDS需要有些了解DDS信号发生器采用直接数字频率合成（Direct Digital Synthesis，简称DDS）技术，简单来说就是 需要一个系统频率和一个输入的数字数据 ，用这个系统频率计算出输出波形的频率，而这个波形就是通过dac将数字数据进行来变换模拟的。

原创 FPGA_YOLO(二)

上述对cnn卷积神经网络进行介绍，接下来对YOLO进行总结，并研究下怎么在FPGA怎么实现的方案。对于一个7*7*30的输出 拥有49个cell 每一个cell都有两个bbox两个框，并且两个框所包含的信息拥有30个 4个坐标信息和一个置信度5个，剩下就是20个类别。

原创 FPGA_YOLO学习（一）

卷积核：是一个小的权重矩阵，用于在局部区域内提取特征。神经元：是一个计算单元，接受输入并输出一个值。常用的卷积计算公式输入图片的尺寸：一般用n×n表示输入的image大小。卷积核的大小：一般用f×f表示卷积核的大小。填充（Padding）：一般用p来表示填充大小。步长(Stride)：一般用s来表示步长大小。输出图片的尺寸：一般用0来表示。1.3.2 激励层但实际梯度下降中，sigmoid容易饱和、造成终止梯度传递，且没有0中心化。

原创 FPGA_YOLOv3

正样本的选取 就是在这个标注框里面的中心点有很多个预测框，选取与图片的iou的最大值作为正样本。B为多少个候选框， 5为5个位置信息 C为多少个类别。