FPGA_YOLO(四)用HLS实现循环展开以及存储模块

已于 2025-04-16 23:59:55 修改
阅读量2.2k 收藏 39
点赞数 38
分类专栏： 图像处理 FPGA 文章标签： YOLO
于 2025-04-16 23:51:17 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_58129662/article/details/147287769
版权

Vivado HLS（High-Level Synthesis，高层次综合）是赛灵思（Xilinx）在其 Vivado 设计套件 中提供的一款工具，用于将 高级编程语言（如 C、C++、SystemC） 直接转换为 硬件描述语言（HDL，如 VHDL 或 Verilog），从而快速生成可编程逻辑（如 FPGA 或 SoC）的硬件电路设计。

HLS 的核心作用

传统的硬件设计需手动编写 RTL（寄存器传输级）代码（如 Verilog/VHDL），而 HLS 允许开发者：

  1. 用更抽象的软件语言描述算法或功能。
  2. 自动生成优化的 RTL 代码，显著提升开发效率。
  3. 尤其适合算法密集型任务（如信号处理、图像处理、AI加速等）。

HLS 的主要功能与特点

  1. 支持高级语言
    用 C/C++/SystemC 描述硬件行为，无需手动编写 HDL 代码。

  2. 自动化硬件优化
    通过添加编译指令（如 #pragma HLS），指导工具优化流水线、并行性、资源分配等。

  3. 仿真与验证
    在软件层面验证功能正确性，减少后期硬件调试时间。

  4. 与 Vivado 无缝集成
    生成的 RTL 可直接用于 Vivado 进行综合、布局布线，并生成比特流文件下载到 FPGA。

  5. 灵活生成 IP 核
    输出为可重用的 IP 核，方便在更大系统中调用。

HLS 的典型应用场景

  • 算法加速：将计算密集型算法（如矩阵运算、加密解密）硬件化，提升性能。
  • 快速原型开发：软件工程师无需精通 HDL 即可参与 FPGA 开发。
  • 异构计算：在 FPGA 上实现与 CPU/GPU 协同的定制加速模块。
  • 复杂控制逻辑：简化状态机、接口协议（如 AXI）的开发。

HLS 的优势 vs 传统 RTL 开发

优势说明
开发速度快减少手动编码和调试时间。
易于维护修改软件代码后重新综合即可。
跨平台复用C/C++ 代码可同时用于软件和硬件。
降低门槛软件工程师也能参与硬件开发。

适用人群

  • 需要硬件加速的算法工程师。
  • 希望快速实现 FPGA 功能的开发团队。
  • 希望减少 HDL 编码工作的硬件工程师。

 一：(两个向量对应元素相加工程)

1：创建工程 

 2  加法运算创建文本 写代码

点击综合 将c语言转化成verilog

加法运算代码如下

 

#include "vector_add.h"


#define MAXNUM 50000
void vertor_add_top (float A[MAXNUM] , float B[MAXNUM] , float C[MAXNUM]) {
	for (int i=0 ; i <MAXNUM ; i++)
		C[i] =A[i] +B[i];
}

 会报错

 将文件设置为顶层

 

 依次点击即可将刚刚写的设置为顶层

 3：分析报告

 如上图

这依次是布局的时钟（我认为就是写代码然后映射verilog的时间），目标的时间10，预估的时间7.177ns 

 总的时间 从开始输入到输出的时间400001 代表多少个时钟周期，一个时钟周期7.177ns，400001*7.177/10^9  大约3ms能够计算完50000个浮点数相加。

 下图是资源占用情况

 3.1 DSP、LUT 和 FF是什么

    在 FPGA/SoC 设计中，DSP、LUT 和 FF 是三种核心硬件资源的缩写，它们直接影响设计的性能、功耗和资源占用率。以下是它们的定义和作用：

1. DSP（Digital Signal Processor，数字信号处理器块）

  • 用途：
    专为高效执行 数学运算（乘法、乘累加、浮点运算等） 设计的硬件模块。
    适用于信号处理、滤波器、AI加速、矩阵运算等场景。

  • 特点：

    • 高并行性：单时钟周期完成乘法或乘累加（MAC）。
    • 低延迟：比用 LUT/FF 手动搭建等效电路更快更省资源。

  • 示例：
    实现 C = A * B + C 的乘累加操作时，优先占用 DSP 资源，而非 LUT/FF。

  • FPGA中的位置：
    DSP 块通常以阵列形式分布在 FPGA 的逻辑单元中。

2. LUT（Look-Up Table，查找表）

  • 用途：
    FPGA 中最基础的 组合逻辑单元，用于实现任意逻辑函数。
    相当于一个真值表，通过配置存储的值定义输入到输出的映射关系。

  • 结构：

    • 通常为 4~6 输入、1 输出的可编程查找表（如 Xilinx 的 6 输入 LUT）。
    • 可分割为更小的 LUT 以实现更复杂的逻辑。

  • 特点：

    • 灵活性高：可配置为实现与、或、非等逻辑功能。
    • 资源敏感：复杂逻辑会消耗大量 LUT，可能制约整体设计规模。

  • 示例：
    实现一个加法器时，除了进位链外，逻辑运算由 LUT 完成。

3. FF（Flip-Flop，触发器）

  • 用途：
    用于存储 时序逻辑的当前状态（1 比特数据）。
    通过时钟信号同步更新数据，是设计 寄存器、状态机、流水线 的关键元件。

  • 结构：
    与 LUT 常绑定为 Slice（例如 Xilinx 的 CLB 每个 Slice 包含多个 LUT 和 FF）。
    FF 包括触发条件（如上升沿/下降沿）和复位/置位功能。

  • 特点：

    • 时序控制：保证数据在时钟边沿稳定传输。
    • 资源平衡：FF 的利用率直接影响时序收敛（如时钟频率）。

  • 示例：
    流水线架构中，每级流水线需要 FF 暂存中间结果。

4.三者的资源占用关系

  1. 算法决定资源分配

    • 计算密集型任务（如矩阵乘法）会消耗大量 DSP。
    • 复杂逻辑和条件判断依赖 LUT。
    • 时序控制和数据缓冲需要 FF。

  2. 资源总量限制
    FPGA 芯片中 DSP/LUT/FF 的数量是固定的，设计需确保不超过目标芯片的可用资源。
    资源冲突会导致布局布线失败或降低时钟频率。

  3. 资源优化策略

    优化手段目的
    使用 DSP 代替 LUT 实现运算降低功耗，提升速度
    逻辑简化（如状态机优化）减少 LUT 和 FF 的消耗
    流水线设计平衡 FF 利用率与时钟频率
    代码重构（HLS中）避免生成冗余逻辑
5.在 Vivado HLS 中的应用

  • DSP 的使用：
    若代码中的循环或函数包含乘法/累加操作，HLS 会优先调用 DSP，也可通过 #pragma HLS BIND_OP 强制指定实现方式。

  • LUT 与 FF 的平衡：
    HLS 会根据代码生成组合逻辑（LUT）和时序逻辑（FF），通过 #pragma HLS PIPELINE 或调节时钟频率优化两者的分配。

  • 资源报告：
    综合后查看资源利用率报告，分析是否需重构代码或调整约束。

6.总结
  • DSP 是高性能运算的“加速引擎”，用于数学密集型任务。
  • LUT 是实现灵活逻辑的基础单元，但易成为性能瓶颈。
  • FF 是时序逻辑的基石，影响设计的时钟频率和稳定性。
    合理规划和优化这三者的使用，是 FPGA 设计的关键！

 4.修改数据的类型

4.1 将float 改为 int

代码如下将float 改为 int

#include "vector_add.h"


#define MAXNUM 50000
void vertor_add_top (int A[MAXNUM] , int B[MAXNUM] , int C[MAXNUM]) {
	for (int i=0 ; i <MAXNUM ; i++)
		C[i] =A[i] +B[i];
}

 下面是报告

 

根据上图可以计算总得时间连1ms都不到

 4.2 将int改为自定义的定点型数据

代码如下：

#include "ap_fixed.h"

typedef ap_fixed<32 , 16 , AP_RND,AP_SAT> D32;
#include "vector_add.h"


#define MAXNUM 50000
void vertor_add_top (D32 A[MAXNUM] , D32 B[MAXNUM] , D32 C[MAXNUM]) {
	for (int i=0 ; i <MAXNUM ; i++)
		C[i] =A[i] +B[i];
}

这里是  typedef ap_fixed<32 , 16 , AP_RND,AP_SAT> D32;

typedef是自定义类型 名字叫ap_fixed 总共有32为 16位的整数，剩下的AP_RND为小数部分，AP_SAT这个是溢出类型应该，归一。

分析报告

可以算出时间比int多，但是比float少

总结：根据上述实验可以知道，int和自定义的类型没有用到dsp 浮点数用到了dsp、时间dloat > d32>int

二（并行加速）

1代码unroll

选中代码，然后点开右边的directive

然后找到for statement 右击 

 

 选择 将并行插入到代码中点击ok

 可以看到一部分并行一部分串行还是在串行

可以看到在read还是串行，应为ram 最大就是双端口，50个数很大所以得串行。

多了一个时钟周期 

 

 2整个完全展开  代码#pragma HLS ARRAY_PARTITION variable=A complete dim=1

完整代码如下

#include "vector_add.h"


#define MAXNUM 50
void vertor_add_top (D32 A[MAXNUM] , D32 B[MAXNUM] , D32 C[MAXNUM]) {
#pragma HLS ARRAY_PARTITION variable=A complete dim=1
#pragma HLS ARRAY_PARTITION variable=B complete dim=1
#pragma HLS ARRAY_PARTITION variable=C complete dim=1
	for (int i=0 ; i <MAXNUM ; i++){
		#pragma HLS UNROLL
C[i] =A[i] +B[i];
}
}

 操作：

如下找到ABC右击A

 找到ARRAY_PARTITION函数 然后compelte是整体展开

 

 报告分析

我们可以看到只用了组合逻辑电路，其他的都没有用到

 

 3.分块展开

#pragma HLS ARRAY_PARTITION variable=A block factor=2 dim=1

完整代码

#include "vector_add.h"


#define MAXNUM 50
void vertor_add_top (D32 A[MAXNUM] , D32 B[MAXNUM] , D32 C[MAXNUM]) {
#pragma HLS ARRAY_PARTITION variable=A block factor=2 dim=1
#pragma HLS ARRAY_PARTITION variable=B block factor=2 dim=1
#pragma HLS ARRAY_PARTITION variable=C block factor=2 dim=1
	for (int i=0 ; i <MAXNUM ; i++){
		#pragma HLS UNROLL
C[i] =A[i] +B[i];
}
}

选择block 分块因子为2

 报告分析

并不是只用了组合逻辑

小白也能懂！一步步教你用FPGA加速YOLO目标检测（入门篇）
FJN110的博客
04-26 880
安装到 PYNQ 开发板中。该库为 PYNQ 平台提供了对量化神经网络（如 YOLO）的硬件加速支持。确保你的电脑已连接到外网，如 WiFi 或热点（手机热点理论上也可用，未实测）。当你看到安装成功的提示后，打开 Jupyter Notebook，你会发现在。趁这个机会，泡了杯茶，刷了会儿手机，顺便感慨了一下开源社区的强大……页面中多出了一些新的项目文件夹 —— 这就是我们刚才安装的。参数，浅拷贝只克隆最近一次提交，减少数据量，避免超时问题。初始化，打开该文件，即可运行我们的Tiny YOLO。
目标检测YOLO实战应用案例100讲-智能目标检测系统在FPGA中的设计与实现
qq_36130719的博客
06-06 2917
本文结合FPGA芯片的高并行、低功耗、可重配置等优势，对基于卷积神经网络结构的目标检测算法，在端侧场景下的加速与部署进行研究与实现。本章节对本文涉及到的基本理论知识与技术手段进行介绍，为后续系统的方案分析与系统设计奠定理论基础。首先，介绍了卷积神经网络的基本组成部分及其原理。然后，对FPGA及其开发技术进行简单介绍。最后，对当前常用的部分基于FPGA的卷积神经网络加速方法进行概述。
YOLOv2_HLS.zip
04-05
YOLOv2_HLS.zip
HLS实现YOLO神经网络系列（一）
alangaixiaoxiao的博客
03-04 1万+
一.简介 从2019年十一月之后，就开始学习使用HLS实现CNN卷积神经网络，对YOLO算法进行加速了。无奈只有图像处理的基础，没有研究过AI，研究生期间一点点的HLS基础也早就忘记了，希望以后都能根据进度养成写博客的习惯，工作之余记录一下自己的学习和成长吧。 本帖已实现卷积操作的IP核，并通过了FPGA开发板的验证。 二.HLS部分 高级综合HLS基础学习，参考Xilinx官方文档ug871-v...
HLS高层次综合生成yolov2加速器IP核笔记int16
weixin_41804312的博客
03-19 1217
步骤整理中
检测系列--YOLO系列
智障变智能
10-07 840
截图来自小象学院ppt，若侵权联系我删除 开头语：RCNN系列，需要区域候选框，即便最后是多任务损失函数，但回归和分类各是一块是很明显的，而yolo要把分类问题转换成回归，这样的話就全是回归。 一，yolo v1 1,介绍，此时输入size要一致448*448 2,框架，googlenet作为主干网络，但注意经过了一些改进，并没有用到多通路做法 3,红色箭头是经改进的goog...
HLS(一)Vivado高层次综合概述
qq_42935931的博客
11-05 4132
目录1.什么是FPGA？1.1 简介1.2 架构1.3 FPGA并行方式与处理器对比2.硬件设计基本概念2.1 时钟频率2.2 延迟2.3 吞吐率2.4 存储布局3.高层次综合3.1 概述3.2 运算​3.3 条件语句3.3循环3.5 函数3.6 动态内存申请3.7 指针4.以计算为中心的算法5.以控制为中心的算法6. Vivado HLS中的仿真6.1 概述6.2 软件测试台6.3 代码覆盖率6.4 未初始化变量6.5 内存越界6.6 C-RTL 联合仿真6.7 C++仿真无法适用的情况7.多个程序的集成
目标检测YOLO实战应用案例100讲-基于FPGA的目标检测硬件加速技术及其应用研究(中)
qq_36130719的博客
04-29 856
数据预处理主要包括数据增强和基础变换，输入图像经过良好的预处理，可以大幅提 升模型的泛化能力和性能。定点量化，同时也使用了大量的硬件资源，导致其功耗极高，虽然其能效比优于本设计，但其总体功耗并不适用于低功耗的场景；由于YOLO v2网络首层的输入特征图尺寸为，而从DRAM中读取的输入图像尺寸不一定符合该大小，因此需要对输入的RGB图像的尺寸进。到更高的速度，减少模型过拟合的发生。这种结构可以使模型达。硬件实现中，我们将完成这样的一组乘累加运算的单元，称为一个处理单元（process element，
目标检测YOLO实战应用案例100讲-基于FPGA的目标检测硬件加速技术及其应用研究(下)
最新发布
qq_36130719的博客
05-02 736
PL侧的静态功耗为0.203w，PS侧功耗为1.284w，MMCM的功耗为0.122w，DSP的功耗为0.201w，BRAM的功耗为0.1w，逻辑翻转、普通信号和时钟的动态功耗分别为0.301w、所用的时间为1.608352490421456秒，图中的Out[18]则是测试图片的最终检测输出结果，可以看到系统检测到图中的马的概率为0.94、人的概率为0.94、狗的概率为0.88。均贴合草莓，位置检测准确；可以看到，对于成熟的草莓的检测效果是很好的，准确率可以达到95%，但是检测未成熟的草莓的准确。
【源码+文档】基于HLS的高效深度卷积神经网络FPGA实现方法
yuxibdd的博客
07-12 879
相反，当 g 的导数值大于 1 时，则会带来梯度爆炸现象，使得权重参数异常巨大或接近零值，以至超出所使用数据类型的表示范围而出现大量的 NAN 值，给网络带来很大的不稳定性。而观察发现大多数激活函数，如 Sigmod 函数、Tanh 函数或 ReLu 函数等为单调递增函数，则卷积所得的结果经过上述激活函数后，并不会改变彼此之间的大小关系，因此当采用最大池化时，可以将激活与池化的操作顺序颠倒，利用池化降维的功效大大减少激活函数的非线性运算量，并带来速度的提升（当然，此种技巧并不适用于平均池化）。
目标检测YOLO实战应用案例100讲-基于FPGA的目标检测硬件加速技术及其应用研究
qq_36130719的博客
05-24 2203
随着社会的发展和信息科技的提高，人们在实际工作中已经普遍使用计算机视觉技术获取数据信息，正是这种不断扩大的市场需求促进计算机视觉技术不断创新，以适应不同的应用场景，也导致了计算机视觉技术发展方向繁多，出现多种学科交叉的现状。视觉作为一种感知外部世界的重要途径，它主要依靠不断的捕捉图像画面来获取信息。而目标检测作为计算机视觉技术中最基本的和最主要的任务之一，它的目的是对图像中用户所感兴趣的目标完成位置信息的确认以及所属类别的分类，由于目标检测的效果在很大程度上影响后续视觉处理任务的进。
Vivado-hls使用实例－详细教程
jingjiankai5228的博客
05-29 6263
【引言】 本系列教程演示如何使用xilinx的HLS工具进行算法的硬件加速。 分为三个部分，分别为HLS端IP设计，vivado硬件环境搭建，SDK端软件控制。 在HLS端，要将进行硬件加速的软件算法转换为RTL级电路，生成便于嵌入式使用的axi控制端口，进行数据的传输和模块的控...
Vivado Visti HLS（高亚军）
wxkhturfun的博客
01-27 6178
前言 今天翻了翻高亚军的《vivado从此开始》这本书，看着还可以，然后关注了他的公众号，里面有些总结写得不错，收藏一下 1.Vivado合集来了（2018-2019） https://mp.weixin.qq.com/s/UjKSC95wvkHzS_rrxAcMXA 2. Vivado合集来了（2020-2021） https://mp.weixin.qq.com/s?__biz=MzI5NTQwODcyMQ==&mid=2247487726&idx=1&sn=c72f7f78e4
FPGA基础之HLS
热门推荐
执迷不悟
05-26 2万+
FPGA基础之HLS目录一、HLS基本知识简述1、HLS简介2、Intel HLS的编译器3、HLS相关知识概念4、HLS属于研究重点原因二、HLS技术认识1、与VHDL/Verilog关系2、关键技术问题3、存在的技术局限性三、参考资料 目录 一、HLS基本知识简述 HLS是什么？ 1、HLS简介 HLS(High-Level Synthesis)高层综合，就是将 C/C++的功能用 RTL 来实现，将 FPGA 的组件在一个软件环境中来开发，这个模块的功能验证在软件环境中来实现，无缝的将硬件仿真环境
Vivado HLS介绍及IP核的设计流程
CSD_N_csdn的博客
07-24 6854
本篇主要是笔者个人对Vivado HLS软件的一些理解与介绍，及该软件的设计流程。 前言 Vivado HLS全称是Vivado High Level Synthesis，一般在安装Vivado的时候会默认附带安装。一般我们在用Vivado开发时，可以使用其自带的IP核，实现基本的数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等），IP核类似编程中的函数库，可以直接调用，非常方便。而Vivado中的IP核毕竟种类有限，而且并不总是能实现我们需要的功能，所以Vivado HLS
vivado HLS学习
w_dues的博客
02-28 1576
高层次综合HLS（High Level Synthesis）是一种从更高抽象层次描述生产电路的技术，这项技术的出现使得电路设计不用再局限于使用硬件思维的电路设计语言，可以通过一定的编码方式使用C/C++进行电路设计，并使用相应的优化方法将电路资源最大化利用。HLS有三个关键的子流程，分别是行为描述，行为综合，分析与优化。
Vivado 入门 —— HLS HelloWorld 流水灯（一）—— 制作 IP
ppqppl的博客
05-13 1180
Vivado 入门 —— HLS HelloWorld 流水灯(一)—— 制作 IP Vivado HLS 新建项目 首先我们点击创建一个新的 Project ，这里和使用 Quartus 的方法相似 注意：这我们打开的不是 Vivado 而是 Vivado HLS 这里我们选择自己的路径，这里操作和 我们不需要添加文件，文件可以在后面添加进来，但是这里我们要设置好顶层文件名称： 配置 S...
Vivado HLS实现卷积和池化操作
Legendyyy的博客
10-08 1648
Vivado HLS实现卷积和池化操作
VIVA_Yolo：Python实现的目标检测新框架
3. 训练与评估：掌握如何使用标记好的数据集来训练Yolo模型，以及如何评估模型性能的标准，如精确度、召回率和平均精度均值（mAP）。 4. 实时检测：Yolo的主要优势是速度，因此项目可能会涉及如何优化模型以达到实时...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值