verilog
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ic设计小白,一周一更,欢迎各位大佬指教~
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Verilog中文件的读取和写入操作($readmemb $fopen $fwrite $fclose )
目录 读取:$readmemb/readmemh 写入:$open->$write->$close原创 2022-04-02 22:40:23 · 6162 阅读 · 0 评论 -
Verilog 学习笔记(简化版)
1.综合和仿真1.1 综合将 Verilog 代码转成网表(实际电路)的过程称为综合,实现这一过程的工具就是综合器。1.2 仿真在综合前, 设计师可以在电脑里通过仿真软件对代码进行仿真测试, 检测出 BUG 并将其解决,最后再将程序烧写进芯片中。仿真代码只求产生最真实的激励,无需关注是否可综合成电路。1.3可综合与不可综合简单来说,“综合”要做的事情有:编译 rtl 代码,从库里选择用到的门器件,把这些器件按照“逻辑”搭建成“门”电...原创 2021-07-17 15:24:06 · 1073 阅读 · 0 评论