数字电路之RS触发器（与非门）

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本文相关图片转载自数电53-与非门构成的基本RS触发器_哔哩哔哩_bilibili

RS触发器电路结构： 

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RS触发器由两个二输入与非门组成，在实验室中可以使用74LS00搭建

S端是置1端，R端是置0端（这很重要），后面真值表会有分析

真值表

与非门input有0，则output为1

为0，为1，则输出Q为0

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 为1，为0，则输出Q为1

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   为1，为1，保持上一个状态不变

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 两输入端不能同时为0

特性表

 

 

 同步RS触发器的特性表

上面介绍完了基本RS触发器，就让我们再看一下同步RS触发器

 

1、

R、S称之为同步输入端，这是因为R、S端的输入信号能否进入触发器而被接收，是是受时钟CP同步控制的

2、

，也被称为直接置位和复位端，当，触发器被置位到1状态；

，触发器被复位到0状态，与Clock Pluse无关

3、

异步输入端是用来预置触发器的初始状态，或者在工作中强行置位和复位触发器触发器，

不工作时，

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 同步RS触发器的Verilog-HDL描述

module SY_SR_FF(
	input clk,	
	input R,
	input S,
	output Q,
	output QB
	);
reg Q;
assign QB=~Q;

always @(posedge clk)begin
	case({R,S})
		2'b01:Q<=1;
		2'b10:Q<=0;
		2'b11:Q<=1'bx;
	endcase
end

endmodule

tb：

`timescale 1ns/1ns
module tb();

reg R,S,clk;

wire Q,QB;

initial  
    clk = 0;  
	always #10 clk = ~clk;

SY_SR_FF UU(
        .clk(clk),
        .R(R),
	    .S(S),
	    .Q(Q),
	    .QB(QB));

initial begin
	    R=0;S=1;
	    #50;
	    R=1;S=0;
	    #50;
	    R=0;S=1;
	    #60;
	    R=1;S=0;
	    #100;
	    R=1;S=1;
    	#50;
    	R=0;S=1;
    	#50;
	    R=1;S=0;
        #80;
        R=1;S=0;
        #80;
        R=0;S=1;
        #100;
        R=0;S=0;
        #300;

	$display("sim end!!!");
	$finish;
end

endmodule

VCS仿真波形：