FPGA（2）--例化语句--1位全加器，做了5年Java

Begin

so <= a xor b; --半加器核心逻辑功能的实现

co <= a and b; --半加器核心逻辑功能的实现

End Architecture Bhv;

（而至于或门，则不需要单独用VHDL来描述，直接调用即可。）

然后根据上面的电路图用VHDL语句将两个元件连接起来，构成了全加器的VHDL顶层描述。程序如下图。

Library Ieee; --全加器顶层设计描述

Use Ieee.Std_Logic_1164.All;

Entity f_adder is

Port (ain,bin,cin : in Std_Logic;

sum,cout : out Std_Logic);

End Entity f_adder;

Architecture Bhv of f_adder is

component h_adder --调用半加器声明

port (a,b : in Std_Logic; co,so : out Std_Logic);

End component h_adder;

signal so1,co1,co2 : Std_Logic; --定义三个信号变量作为内部的连接线

begin

u1: h_adder Port Map (a=>ain,b=>bin,so=>so1,co=>co1); --例化语句

u2: h_adder Port Map (a=>so1,b=>cin,so=>sum,co=>co2);

cout <= co1 or co2;

End Architecture Bhv;

在实体中首先定义了全加器顶层设计的端口信号，然后在Architecture和Begin之间加入了调用元件的声明语句，即利用Component语句对准备调用的元件做了声明，并定义so1,co1,co2三个信号作为全加器内部的连接线。最后利用端口映射语句Port Map（）将两个半加器模块和一个或门模块连接起来构成一个完整的全加器。

四、实验结果及仿真

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最后

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