为什么D是输入，Q是输出？

维基百科 - #D flip-flop

The D flip-flop is widely used. It is also known as a “data” or “delay” flip-flop.
The D flip-flop captures the value of the D-input at a definite portion of the clock cycle (such as the rising edge of the clock). That captured value becomes the Q output. At other times, the output Q does not change.[23][24] The D flip-flop can be viewed as a memory cell, a zero-order hold, or a delay line.[25]

D 型触发器被广泛使用。它也被称为“数据”或“延迟”触发器。
D 触发器在时钟周期的特定部分捕获 D 输入的值(例如时钟的上升边缘)。捕获的值成为 Q 输出。在其他时候，输出 Q 不会改变。D 触发器可以被看作是一个存储器单元，一个零阶保持器，或者延迟线

还有一种说法：

使用 Q 是因为 OUTPUT 中的 O 和 0 不好区分。（这就好比是 字母 Z 经常加一杠用来和 2 区别。）