逻辑功能的仿真与测试

 

(1)在Windows资源管理器中，新建一个子目录

(2)打开一个文本编辑器，输入设计块和激励块源代码，并将它们保存在新建的子目录中，文件名分别为mux2tol df.v 和test mux2tol df.v.

(3)打开ModelSim软件，创建一个新的工程设计项目，添加已经存在的源文件。

(4)在Project子窗口中，编译所有的源文件。如果编译成功，则代码文件的Status栏显示为绿色的“√”。如果编译出错，则会给出相关错误信息，修改代码，然后再重新编译，直到没有编译错误。

(5)将设计载入仿真器，开始仿真。编译成功之后，仿真器通过调用Verilog HDL的顶层模块将设计载入到仿真器中，弹出与仿真相关的子窗口，且设置仿真时间从0时刻开始

(6)将需要观察的信号添加到Wave子窗口中

(7)执行仿直命令，得到如图所示的输入、输出波形，同时，还得到以文本方式显示的仿真结果。可见，在0～20 ns期间，由于PS=0，所以输出PY与输入PDO相同；在20-40 ns期间，PS=1，故输出PY与输入PD1相同。表明该设计块描述的逻辑功能是正确的。

(8)结束仿真，退出ModelSim仿真器。

下图的仿真输出波

 

 

图以文本方式显示的仿直结果

 

视频链接

https://v.youku.com/v_show/id_XNTkyNjY1NDY3Mg==.html?x&sharefrom=android&sharekey=f933eb033c1fd8d703daf78075db5b4c6