EDA学习笔记

一、学习的网站

我是在搜索资源的时候找到的这个网站，想着做一个笔记纪录一下。

网站：https://hdlbits.01xz.net/wiki/Special:VlgLogin#

语言 Verilog HDL

找到的答案链接，http://t.csdnimg.cn/V2Ug9

二、对应章节的笔记

2.1 Basics

2.1.2 Four wires

答案

这个问题其实没那么难，是我在填写过程中偷了个懒，写成了assign x=y=b；

2.1.3 Inverter

错误的一个代码，错在不用定义类型上面，当然如果要写的标准的话一般是要定义变量类型的。reg和wire存在一定的区别，使用的时候需要注意。

2.1.4

细节细节！！应该是assign out=a&b;

2.1.5

assign out=~(a|b);aaa我真的有点抓狂，这个有点呆板。

2.1.6  

顺着前面几个题目，就可以轻松拿捏啦~~

2.1.7

又报错了······

aaaaa assign !!!写作业的时候没这毛病啊，怎么天天忘记！！我受不了了（wwwwwww）

加了assign之后还是报错，注意格式格式！（培养良好的习惯）

结果发现还不是，是因为all=a_b|c_d;(细心啊细心！！）

2.1.8

失去耐心······（开始抄答案了~~呜呜呜）

后续还会继续更我的学习进度的；