实验三 时序逻辑电路实验 blueee的学习笔记

实验三  时序逻辑电路实验

一、实验目的

1、通过实验，理解触发的概念，理解JK、D等常见触发器的功能；

2、通过实验，加深集成计数器功能的理解，掌握利用集成计算器设计任意进制的计算器，并能在multisim中完成对设计计算器相关的仿真验证；

二、实验原理

1、JK、D触发器的功能表见教材相关章节；

2、二进制和十进制计数器的功能见教材对应章节；

3、利用清零法或置数法使用集成计算器设计任意进制计数器，并在multisim中实现该电路的功能仿真和验证；

三、实验设备和器材

电脑、multisim电路仿真软件（版本不限）

四、实验内容和步骤

4.1 触发器

在multisim器件库选择相应功能的芯片，完成下面实验内容；

1.在multisim中选择一JK触发器芯片，简述芯片功能，并完成其功能仿真验证；

2.在multisim中选择一D触发器芯片，简述芯片功能，并完成其功能仿真验证；

4.2 计数器

1.在multisim中选择任一四位二进制集成计数器和一十进制集成计数器，简述芯片功能； 

2.使用所选定十进制集成计数器芯片，设计一个模为二十四的计数器，要求技术范围为“0~23”，并完成其功能仿真验证；

3.使用所选定四位二进制集成计数器芯片，设计一个模为六十的计数器，要求技术范围为“0~59”，并完成其功能仿真验证；

五、实验记录和实验结果

5.1 触发器

1. 1. 给出所选定的JK触发器和D触发器的型号、引脚图，给出其功能表，并对功能做简要描述（请预习时完成）

D触发器：7474N

 

D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。

JK触发器：74107N

在时钟上升沿信号到来时，触发器的状态将会随着J与K的输入产生相应的变化，在时钟上升沿信号未到来时，触发器状态不变。

当J=0，K=0时，触发器的状态维持不变，Qn=Qn+1；
当J=0，K=1时，触发器被置成0状态；

当J=1，K=0时，触发器被置成1状态；

当J=1，K=1时，触发器翻转。

符合JK触发器结论，所以仿真成功。

1. 1. 构造JK触发器和D触发器的功能仿真验证电路和相关输入信号，记录仿真波形，并作简要描述

D触发器：

观察实验数据可知CLK处于上升沿时1Q变为D，实验结果符合结论，所以仿真成功。

JK触发器：

观察实验数据可知CLK处于下降沿时：

当J=0，K=0时，触发器的状态维持不变；

当J=0，K=1时，触发器被置成0状态；

当J=1，K=0时，触发器被置成1状态；

当J=1，K=1时，触发器翻转。

5.2 集成计数器

1．给出所选定的二进制和十进制集成计数器的型号、引脚图，给出其功能表，并对功能做简要描述（请预习时完成）

二进制集成计数器：74161N

A B C D为置数的数字输入端（其中D为最高位，A为最低位），在实现置数功能时会将ABCD的数值传递到QA QB QC QD

ENP和ENT为使能端，这两个端口都为1时才能让芯片实现正常工作实现计数功能，其中只要有一个为0那么这款161就会保持状态不进行计数。

~Load为置数端，如果该端口接收到0信号，那么进行置数功能，将ABCD传递给Q(ABCD)。

~CLR为清零端，如果该端口接收到0信号，那么此刻不管处于什么状态，Q（ABCD）都会输出0000，即实现了复位功能。

CLK为时钟脉冲的输入端，在上升沿到来时会计数一次。

RCO为进位端，当Q(DCBA)为1111时，该端口会输出1信号，其余状态皆输出0信号。

十进制集成计数器：74160N

 

A B C D为置数的数字输入端（其中D为最高位，A为最低位），在实现置数功能时会将ABCD的数值传递到QA QB QC QD

ENP和ENT为使能端，这两个端口都为1时才能让芯片实现正常工作实现计数功能，其中只要有一个为0那么这款161就会保持状态不进行计数。

~Load为置数端，如果该端口接收到0信号，那么进行置数功能，将ABCD传递给Q(ABCD)。

~CLR为清零端，如果该端口接收到0信号，那么此刻不管处于什么状态，Q（ABCD）都会输出0000，即实现了复位功能。

CLK为时钟脉冲的输入端，在上升沿到来时会计数一次。

RCO为进位端，当Q(DCBA)为1001时，该端口会输出1信号，其余状态皆输出0信号。

1. 计数器设计（模为二十四）；

1）画出状态转换图和所设计电路，并作简要说明（请预习时完成）

此处采用同步连接方式。

将161（1）进位信号传给161（2）的p使161（2）成功计数，显示进位。

使用清零将进到24后清空，重新计数。

2）利用相关工具构造相关输入信号，完成对电路功能的仿真验证，并记录仿真波形，并做简要说明。

 

据图可知当输出信号为0001 0111（15）后输出信号清零。

1. 计数器设计（模为六十）；

1）画出所设计电路，并作简要说明（请预习时完成）

此处采用异步连接方式

将160（1）进位信号传给160（2）的cp使160（2）刚好一个周期结束后获得一个上升沿信号，成功计数显示进位。

使用清零将进到60后清空，重新计数。

2）利用相关工具构造相关输入信号，完成对电路功能的仿真验证，并记录仿真波形，并做简要说明。

 

 

实时演示可证明到59即进位。

六、实验预习要求

1. 实验前认真阅读本实验指导；
2. 熟悉multisim中相关操作及相关器件。
3. 完成四和五中要求预习时完成的内容。

七、思考题。

1、完成对时序逻辑电路设计、功能仿真及验证的步骤有哪些，与组合逻辑电路有何异同？

1. 根据任务的要求，列出真值表；
2. 用卡诺图或代数化简法求出最简的逻辑表达式；
3. 根据表达式，画出时序逻辑电路图，用标准器件构成电路；
4. 最后，用实验来验证设计的正确性。

不同点在于需要考虑时钟变换，例如触发条件是时钟上升沿还是低电平。