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君陌的博客

人工智能神经网络小白学生

原创 微电子电路——一位全加器

1.SPICE电路结构与网表 电路结构图: SPICE网表: *ADDER703 .GLOBAL vdd! .OPTIONS LIST NODE POST .OP .TRAN 1N 8u .subckt or3 a b c y m0 net10 a 0 0 nch L=1U W=20...

2019-12-05 14:40:01

阅读数 43

评论数 0

原创 组合最优化——单纯形方法

首先,讲讲思路 我们之前通过求基解的方式得到了可行域的极点(可用的极点),而且我们知道在我们所有求到的极点中必定有一个最优解,我们只需要逐个比较就可以了。 但有些时候,时间开销会非常大,这种方法并不一定合适。 我们于是可以换个思路: 若从某一基本可行解出发,每次总是寻求比上一个更“好”的基本可行解...

2019-12-04 17:59:54

阅读数 18

评论数 0

原创 组合最优化——线性规划基本定理

要找线性规划的最优解只需在基可行解中选择就可以了,这样将选择的范围控制在有限个。 1、定理1 设x是标准型线性规划(LP)的可行解,x为(LP)的基可行解的充要条件是,x的正分量对应的系数列向量线性无关。 2、定理2: 设x是标准型线性规划(LP)的可行解,x为 (LP)的基可行解的充要条件是,x...

2019-12-03 19:59:59

阅读数 32

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原创 30天自制操作系统(day11)

第11天:制作窗口 1、内容1:添加一个窗口图层有哪些步骤?(格式:文字说明+对应代码) 步骤一:创建描绘窗口的函数。 void window(unsigned char* buf, int xsize, int ysize){ static char closebtn[15][17] = { ...

2019-12-03 15:19:49

阅读数 18

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原创 组合最优化——线性规划

1、线性规划的一般形式 min(max) c1x1+c2x2+···+cnxn s.t. a11x1+a12x2+···+a1nxn≥(或≤,=)b1 a21x1+a22x2+···+a2nxn(或≤,=)b2 ··· ··· am1x1+am2x2+···+amnxn(或≤,=)bm ...

2019-12-03 15:03:50

阅读数 25

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原创 组合最优化——凸集&凸函数

1、凸集: 对于一个数集合D,对于其中的任何两个数x和y,构成一个点,以及我们所选的任何实数a,0<a<1,都有 a*x+(1-a)*y∈D 则证明集合D是一个凸集 **性质1:**有限个(或者无限个)凸集的交集为凸集 **性质2:**假设D是凸集,β是一个实数,则下面的集合是凸集 β*D={y...

2019-12-03 10:57:02

阅读数 21

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原创 数字电路实验(十九)——CPU综合设计(15)

五、总结 首先呢,在这里附上下载资源: CPU1.0版本 CPU3.0版本 CPU4.0版本 CPU5.0版本 各位同好可以自行选择下载,具体的下载介绍就不在这里细说了。下面是总结正文: 总的来说,在做完前面的四个实验之后,cpu各个组件的实现已经不再是十分困难的存在了,困难的是如何通过sm(指令...

2019-12-02 17:31:55

阅读数 119

评论数 1

原创 数字电路实验(十八)——CPU综合设计(14)

四、系统测试 4.1 测试环境 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台。 4.2 测试代码 数据初始值为: A寄存器:11111100 B寄存器:00000111 C寄存器:01100011 D寄存器:00,指向a寄存器 测试程序为: 0000...

2019-12-02 17:27:53

阅读数 102

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原创 数字电路实验(十七)——CPU综合设计(13)

12)led部分 library ieee; use ieee.std_logic_1164.all; entity led is port(input:in std_logic_vector(7 downto 0):="ZZZZZZZZ"; en:in std_logic...

2019-12-02 17:26:17

阅读数 84

评论数 0

原创 数字电路实验(十六)——CPU综合设计(12)

11)c部分 library ieee; use ieee.std_logic_1164.all; entity c is port(input:in std_logic; en:in std_logic; clock:in std_logic; output:out std_logic:...

2019-12-02 17:25:22

阅读数 110

评论数 0

原创 数字电路实验(十五)——CPU综合设计(11)

10)gg部分 library ieee; use ieee.std_logic_1164.all; entity gg is port(we:in std_logic; input:in std_logic_vector(7 downto 0); clock:in std_logic; ...

2019-12-02 17:24:06

阅读数 68

评论数 0

原创 数字电路实验(十四)——CPU综合设计(10)

9)ttime部分 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ttime is port(clock:in std_logic; sm:out std_logic ); ...

2019-12-02 17:22:46

阅读数 119

评论数 0

原创 数字电路实验(十三)——CPU综合设计(9)

8)SM部分 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sm is port(input_a,input_b:in std_logic_vector(3 downto 0)...

2019-12-02 17:21:26

阅读数 168

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原创 数字电路实验(十二)——CPU综合设计(8)

7)RAM部分 纯芯片,无代码: 接口设计: address:传入的指令地址数据 inclock:时钟信号 memenab:总控制信号 we,outenab:控制信号 dio:数据的输出和写数据的写入 功能实现: 在地址指令的指导下,读取mif文件中适当位置的数据。并发送给ir中进行存储,简单的...

2019-12-02 13:11:48

阅读数 273

评论数 3

原创 数字电路实验(十一)——CPU综合设计(7)

6)PC部分 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pc is port(LD_PC,IN_PC,clock:in std_logic; input:in std_l...

2019-12-02 12:59:44

阅读数 134

评论数 0

原创 数字电路实验(十)——CPU综合设计(6)

5)MADD部分 library ieee; use ieee.std_logic_1164.all; entity madd is port(madd:in std_logic_vector(1 downto 0); input_0,input_1,input_2:in std_logic_...

2019-12-02 12:58:38

阅读数 106

评论数 0

原创 数字电路实验(九)——CPU综合设计(5)

4)LJYW部分 library ieee; use ieee.std_logic_1164.all; entity ljyw is port(frl,frr,f:in std_logic; input:in std_logic_vector(7 downto 0); clock:in st...

2019-12-02 12:56:36

阅读数 96

评论数 0

原创 数字电路实验(八)——CPU综合设计(4)

3)JCQ部分 library ieee; use ieee.std_logic_1164.all; entity jcq is port(we,clock:in std_logic; raa1,raa0,rwba1,rwba0:in std_logic; input:in std_logi...

2019-12-02 12:55:35

阅读数 127

评论数 0

原创 数字电路实验(七)——CPU综合设计(3)

2)IR部分 library ieee; use ieee.std_logic_1164.all; entity ir is port(input:in std_logic_vector(7 downto 0); clock,id_ir,sm:in std_logic; output_a,o...

2019-12-02 12:54:22

阅读数 173

评论数 0

原创 数字电路实验(六)——CPU综合设计(2)

3.2各模块的具体实现 1)ALU部分 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity alu is port(signal_s:in std_logic_vector(3 do...

2019-12-02 12:53:00

阅读数 160

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