m0_62969668的博客

原创 [common 17-14]message‘project 1-1697‘

问题：分析和综合的进程一直为0%，跑不起来，查看log显示[common 17-14],等了很长时间一直没动。解决分析：发现的bd里的microBlaze加的elf文件有问题，重新关联加载elf文件后，可以正常综合了。

原创 AD9361调试问题记录

解决思路：查看AD中配置的状态是什么，查看状态寄存器是否处于接收或者发射状态，寄存器014控制AD9361的状态，本次配置模式为FDD模式，确保状态处于FDD模式（信号接收和发射同时打开）。解决思路：怀疑是硬件带来的，可能是电源纹波，和时钟噪声带来的，后来硬件把参考时钟40m做了跳线，直接跳过电阻。解决思路：可能是时序问题，调了AD，DA寄存器的的数据延时和时钟延时，还可以调试接收端和发射端的，时钟ip延时。1，AD9361配置完，dataclk时钟还是没有，抓AD数据的ila出不来。

原创 vivado安装完成后，应用程序图标位置如下

双击就可打开vivado2018.3应用。文件夹里的vvgl.exe。

原创 MATLAB生成vivdo的fir ip核的coe文件时，报your filter must be a fixed-point,

解决方法:其实是还有一个设置还没有设置好，所以报错误，如下如示，将此选项选好就可以成功导出coe文件。

原创 关于ise中新建顶层项目时，下载代码后无功能反应

解决方法:通过检查发现是工程上的ucf文件问题，ucf文件不会跟随新顶层移动，且编译不报错，需要手动给新工程添加ucf文件才行。在原来的工程上新建一个顶层文件，板上有时钟，但用chipscope上抓东西时，显示没时钟。

原创 ERROR:[Labtools 27-1832]

解决办法:在tcl命令行输入“Display_hw_ila_data-reset”在上电加bit时，加tcl文件时报错，加完ila界面出不来。

原创 FPGA工程，XDC时钟约束

原创 FOGA时钟资源

7系列，在一个bank上的MMCM和pll资源只能调用一次，一个bank上只有一个MMCM和一个pll资源。时钟必须接在fpga时钟专用管脚上。

原创 DDS输出频率控制字

原创 AD7606采集电压数据分析

如下图猜到的值由公式所得，N表示ad采集的数据位宽，REF表示参考电压。AD7606C数据手册。

原创 [runtcl–4]error delecting

原工程打了补丁后，直接讲工程备份成另一个工程名字，补丁找不到正确路径。第一步，先将ip cache设置为disable。第二步，重新打补丁，重新编译。

原创 [ runtcl-4] not OOC IPs: aurora_64b66b

解决:将ip重新复位，再generate就行了。

原创 ISE生成bit文件时，报can‘t fit错误

将属性配置改为上面所示后，能成功生成bit。

原创 vivado固化复旦微bpi flash后，程序不启动且仿真器扫不到芯片

硬件可以通过修改电阻，将FPGA启动模式改为JTAG启动，修改后能识别芯片，重新固化能正常启动的程序，确保flash可以f正常启动 ，然后将电阻修改回bpi的flash启动。

原创 [labtoolstcl 44-513]

labtoolstcl 44-513],调试板子时，发现一加程序就报这错误，且电流突然变小，在另一个一样的板子上是测试正常的，后来发现是电源的限流太小了，限流才1a，加载程序时电流已经超过1a了，所以才发生这种问题。

原创 FPGA逻辑工程升版本时，block design里的ip更新

FPGA逻辑工程升版本时，block design里的ip更新，如下图所示，打开IP sources里的ip，点击报红的ip右键选择差看ip状态，然后在下面状态栏可以看到锁定的ip，鼠标点击下面出现的 upgrade selected就可以更新bd文件了。

原创 ad9361配置上位机安装失败

电脑安装9361_evaluation那个软件后软件不能用报错，解决办法，安装的时候连上网，大部分可以安装成功。

原创 国产a50固化启动不了

解决方法，把spix4改为spix1,问题可以解决，如何觉得速度慢，可以将时钟调高些。有没有遇到国产a50固化后，带着jtag才能正常启动，不带jtag线就启动不起来。

原创 [DRC REQP-144]

这里指示selectio IP的模块的CLKDIV时钟连接有错误，是因为注释的时候不小心把 clk_in的时钟注释了，把时钟加上，就编过了。

原创 关于vivado18.3工程分析综合长时间无进度

在原来工程改了一下代码，重新综合时，发现进度条一直为0，对代码进行还原后还是不行，查看log窗口的进度信息，是空白的，把分析综合取消，重新综合问题还是没解决，发现电脑上已关闭360杀毒软件，把电脑重启后，重新打开vivado18.3,问题解决，综合正常。

原创 block design 报时钟域错误[BD 41-237]

BD 41-237]BUS interface property CLK_DOMIN does not match between axi_clk and processing_system7_0_FCLK_CLK0\n\n已经检查过axi端口的时钟也是100m，尝试将连线删除，自动连线，未解决。后面发现自动连线时时钟大小要选成100m，自动连线时默认200m,改完后解决。

原创 国产flash固化

复旦微的flash在 vivado18.3版本固化时，擦除时要等待3分钟左右再开始写入数据。国产固化，或使用quartues固化时要用mcs文件。

转载 [DRC PLIDC–3]IDELAYCTRLs in same group have conficting coonnect

解决:工程里同一个采集模块调用了俩次，在顶层给的复位信号不同导致的，将复位信号改统一后即可。

原创 光纤fiber两个FPGA之间同信，一直link不上

一直以为是工程问题，排除了时钟和复位问题还是没解决，后面和硬件排查，在线加载代码后，硬件发现两个FPGA间的内核电压不够，后面调节了内核电压后，link上了。

原创 6路串口422调试过程中，没给第5路发时，第6路有数据，为ff

第6路为新增串口，fpga管脚之前没用做串口传输，引脚上没加上拉电阻。怀疑是旁边管脚变化时影响到第6路的串口管脚，然后在vivado中加上pull up管脚约束后，错误消失，问题解决。

原创 vivado18.3fpga在线加载程序，或者加tlc文件出现vivado内部出现不稳定因素,无法加载程序

发现出现这一问题的原因是vivado18.3上一次打开的工程影响的，找到最近一次打开的vivado工程路径，将工程全部删掉，重新打开vivado18.3,可以正常使用，正常在线加载程序调试了。

原创 国产flash固化后启动不了

国产flash固化后启动不了，后来发现固化时选了bin文件，后来得知bin文件固化国产flash后有启动不了的现象，后来用bit重新生成mcs文件重新固化后，flash可以正常启动，指示灯亮起来了。