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原创完整IC设计流程解析&Makefile学习

本文介绍了decorder38项目的文件结构、自动化综合流程和Makefile使用方法。项目包含RTL到GDSII全流程文件，重点关注syn目录中的综合脚本。通过make dc命令运行综合流程，生成网表、约束和时序文件。关键报告如qor.rpt、area.rpt和min_vio.rpt用于分析综合质量、面积和时序。Makefile部分解释了其基本语法、IC设计中的典型结构，包括目标定义、命令执行和特殊声明，强调了其在自动化构建和依赖管理中的重要性。

2025-09-05 17:39:13 676

原创 Design Compiler安装记录-从虚拟机开始（CentOS 6版）

本文详细介绍了在CentOS6系统上安装Synopsys EDA工具的全过程，主要包括：1) 解决VMware虚拟机启动报错问题；2) 安装Design Compiler等工具时遇到的权限问题；3) 处理License文件生成中的lmhostid错误；4) 修改CentOS6网卡名称为eth0的特殊方法；5) 正确配置环境变量的步骤。文章特别针对CentOS6系统与Ubuntu的差异提供了详细解决方案，包括动态链接库修复、GRUB配置修改等特殊处理，最终成功完成Synopsys EDA工具的安装和环境配置。

2025-08-29 20:38:18 684 1

原创 HDLBits-Verilog:Simple FSM 1(synchronous reset)

【代码】HDLBits-Verilog:SimpleFSM1(synchronousreset)

2025-01-14 17:49:42 578

原创 HDLBits-Verilog:Simple FSM 1(asynchronous reset)

【代码】HDLBits-Verilog:Simple FSM 1(asynchronous reset)

2025-01-14 17:30:18 361

原创 HDLBits-Verilog:3-bit LFSR

【代码】HDLBits-Verilog:3-bit LFSR。

2025-01-14 16:01:25 363

原创 HDLBits-Verilog:5-bit LFSR

【代码】HDLBits-Verilog:5-bit LFSR。

2025-01-14 15:59:06 320

原创 HDLBits-Verilog:4-digit decimal counter

构建一个 4 位 BCD （二进制编码十进制）计数器。每个十进制数字都使用 4 位编码：q[3：0] 是 1 位数字，q[7：4] 是 10 位数字，依此类推。对于数字 [3：1]，还输出一个启用信号，指示何时应增加高三个数字中的每个数字。您可能希望实例化或修改一些 1 位数的。

2025-01-14 15:40:22 357 1

原创 HDLBits-Verilog:Counter 1000

使用 modulo-10 （BCD）计数器构建1000计数器

2025-01-13 23:18:56 386

原创 HDLBits-Verilog:Counter 1-12

用一个四位二级制计数器设计一个1-12的计数器

2025-01-13 20:45:53 473

原创 HDLBits-Verilog:T flip-flop

【代码】HDLBits-Verilog:T flip-flop。

2024-12-13 14:26:53 206

原创 HDLBits-Verilog:AND gate

【代码】HDLBits-Verilog:AND gate。

2024-12-13 14:26:11 235

原创 HDLBits-Verilog:Testbench1

【代码】HDLBits-Verilog:Testbench1。

2024-12-13 14:25:03 462

原创 HDLBits-Verilog:Clock

【代码】HDLBits-Verilog:Clock。

2024-12-13 14:24:10 365

原创 HDLBits-Verilog:Sim/circuit 1

【代码】HDLBits-Verilog:Sim/circuit 1。

2024-12-13 14:22:27 196

原创 HDLBits-Verilog:Case statement

This combinational circuit is supposed to recognize 8-bit keyboard scancodes for keys 0 through 9. It should indicate whether one of the 10 cases were recognized (valid), and if so, which key was detected. Fix the bug(s).

2024-12-12 11:52:13 296

原创 HDLBits-Verilog:Add/sub

The following adder-subtractor with zero flag doesn't work. Fix the bug(s).

2024-12-12 11:51:38 149

原创 HDLBits-Verilog:Bugs mux4

This 4-to-1 multiplexer doesn't work. Fix the bug(s).You are provided with a bug-free 2-to-1 multiplexer:

2024-12-12 11:50:35 192

原创 HDLBits-Verilog:NAND

This three-input NAND gate doesn't work. Fix the bug(s).You must use the provided 5-input AND gate:

2024-12-12 11:49:50 175

原创 HDLBits-Verilog:Left/right arithmetic shift by 1 or 8

Left/right arithmetic shift by 1 or 8

2024-12-12 11:49:05 438

原创 HDLBits-Verilog:Rotate100

Rotate100

2024-12-12 11:48:24 233

原创 HDLBits-Verilog:Shift4

Shift4

2024-12-12 11:47:43 248

原创 HDLBits-Verilog:Countslow

Countslow

2024-12-12 11:47:07 195

原创 HDLBits-Verilog:Count1to10

Count1to10

2024-12-12 11:46:03 223

原创 HDLBits-Verilog:Count10

Build a decade counter that counts from 0 through 9, inclusive, with a period of 10. The reset input is synchronous, and should reset the counter to 0.

2024-12-12 11:44:22 204

原创 HDLBits-Verilog:Count15

Count15

2024-12-12 11:43:19 237

原创 HDLBits-Verilog:Dualedge

Dualedge

2024-12-12 11:42:22 366

原创 HDLBits-Verilog:Edge capture register

Edge capture register

2024-12-12 11:41:30 966

原创 HDLBits-Verilog:Detect both edge

Detect both edge

2024-12-12 11:39:17 207

原创 HDLBits-Verilog:Detect an edge

For each bit in an 8-bit vector, detect when the input signal changes from 0 in one clock cycle to 1 the next (similar to positive edge detection). The output bit should be set the cycle after a 0 to 1 transition occurs.

2024-12-12 11:37:41 216

原创 HDLBits-Verilog:JK flip-flop

“!”表示逻辑取反，“~”表示按位取反。

2024-12-11 11:38:50 271

原创 HDLBits-Verilog:DFFs and gates

Given the finite state machine circuit as shown, assume that the D flip-flops are initially reset to zero before the machine begins.

2024-12-11 11:37:49 171

原创 HDLBits-Verilog:Mux and DFF

Write a Verilog module (containing one flip-flop and multiplexer) named top_module for this submodule.

2024-12-11 11:37:05 337

原创 HDLBits-Verilog:DFF

Implement the following circuit:

2024-12-11 11:35:45 377

原创 HDLBits-Verilog:D Latch

Implement the following circuit:

2024-12-11 11:35:13 257

原创 HDLBits-Verilog:DFF with byte enable

Create 16 D flip-flops.

2024-12-11 11:34:30 337

原创 HDLBits-Verilog:DFF with asynchronous reset 异步

HDLBits-Verilog:DFF with asynchronous reset 异步

2024-12-11 11:33:41 314

原创 HDLBits-Verilog:DFF with reset 同步

Create 8 D flip-flops with active high synchronous reset. All DFFs should be triggered by the positive edge of clk.

2024-12-11 11:32:49 208

原创 HDLBits-Verilog:K-map implemented with a multiplexer

You are implementing just the portion labelled top_module, such that the entire circuit (including the 4-to-1 mux) implements the K-map.

2024-12-11 11:32:02 589

原创 HDLBits-Verilog:4-variable

Implement the circuit described by the Karnaugh map below.

2024-12-11 11:30:39 250

原创 HDLBits-Verilog:Adder100

Create a 100-bit binary adder. The adder adds two 100-bit numbers and a carry-in to produce a 100-bit sum and carry out.

2024-12-11 11:30:00 430

大学生创业基础课-创业计划书模板

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2025-02-16

打美赛两年的大四老生的资料分享

打美赛两年在网上搜集的资料，包括往年美赛真题、按模型整理的美赛论文、latex模板、官方美赛论文参考书原文pdf、20年美赛特等奖论文合集等等，因为是很久之前搜集的，忘记了来源，如有侵犯还请告知

2025-02-16

大学生职业发展规划书模板

为西电大学生提供职业发展规划书书写参考

2024-09-24

xdu电磁场与电磁波大作业一

文档描述：包含推导过程+绘图结果+绘图代码；问题描述：请推导在xoy平面中相距为2l的两个等值异号电荷的电力线方程和相距为2l的两个等值同号电荷的电力线方程，并利用计算机绘图绘制相距1m的1C与-1C和1C与1C两种电力线图形。

2023-09-05

空空如也

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