初来乍到通信儿-CSDN博客

原创 20220421——简单时序逻辑电路的Verilog HDL设计（任选时序逻辑函数）

新建工程设置IP tools——megawizard plug——in managerIP核引用https://blog.csdn.net/m0_63532584/article/details/124210992?spm=1001.2014.3001.5501 module div1000(inclk,rstn,c50k,c100M,lck);input inclk,rstn;output c50k,c100M,lck; 找到 inst.v 文件复制设置仿真添...

2022-04-22 09:44:38 323

原创 20220421——FIFO

一. 定义First In First Out,先进先出的数据缓存器。“队” 与普通存储器区别：没有外部读写地址线，使用简单缺点：只能顺序读写数据，数据局地址内部读写指针自动+1完成，不能寻址读写二.应用不同速度时钟域间数据传输。如，AD数据采集，另一端做PCI总线通信，假设AD采集速率为16位100K SPS，每秒数据量为100K*16bitMbps,而PCI总线的速度为33MHz，总线宽度32bit，最大传输速率为1056Mbps。不同宽度数据接口间数据传输。如，单片机为8位数据输出

2022-04-22 09:06:23 140

原创 20220421——有限状态机fsm设计

一.有限状态机的基本结构和功能FSM （Finite State Machine）是数字逻辑电路以及数字系统的重要组成部分，尤其应用于数字系统核心部件的设计，实现高效率高可靠性逻辑控制。可替代MCU，或在MCU中做规范设计时序逻辑：控制状态，需要时钟两个基本功能：根据当前状态和输入条件完成内部状态转换根据当前状态和输入条件产生输出信号序列例用三进程状态机实现一个简单自动售货机控制电路，电路框图如下图有两个投币口（1元和5角），商品2元一件，不设找零ln[0]表示投入5角，ln

2022-04-22 08:25:38 1061

原创 20220414——3-8译码器：例化门及封装、使用

1.建工程、起名字、选芯片、仿真2.代码3.仿真1）tools——options——EDA tools options2）assignments——settings添加testbench`timescale 10 ns/ 10 psmodule decoder38_vlg_tst();reg clk; // test vector input registers*******输入激励设置为reg型reg A1,B1,C1,G11,G2..

2022-04-18 13:03:40 491

原创 20220414——1000分频器&IP核

时序逻辑电路设计——1000分频器一、设计目标分频器：功能是对频率较高的方波输入信号（通常是系统时钟）进行分频，从而输出频率较低的方波信号。分频器与输出信号的频率的比值，成为分频系数。分频器是加法计数器的一种应用，计数进制由分频系数决定，高、低电平。分频器通常在数字电路中用于对时钟信号进行分频，进而得到较低频率时钟信号、选通信号、中断信号、触发信号等。要求：设计一个分频系数为1000的分频器，输入为50MHz系统时钟（CLKIN），输出为其1000分频后的时钟信号。方法:通过设置一个9位

2022-04-16 13:34:15 2069

原创 20220407——3-8线译码器：quartersⅡ和 modelsim 联合仿真实验操作

创建工程2.选择芯片3. simulation→modelsim→verilog hdl4. file→new→Verilog hdl file5.写代码、编译6.processing→start→start test bench templat writer7.文件夹→simulation→modelsim→decoder38.vt 用记事本打开修改一下数据，并复制蓝色部分8.tools→optio...

2022-04-15 20:38:16 1460

原创 20220407——3-8线译码器：quartersⅡ和 modelsim 联合仿真原理

Testbenh仿真文件编写 Testbench是一种验证手段，从软件层面对设计的硬件电路进行仿真。在仿真文件里产生的激励信号，作用于被仿真设计文件DUT(Design Under Test) ,产生相应输出，然后根据输出信号检验设计的电路是否存在问题或存在哪些问题。 Verilog包含： 1）模块声明 2）信号声明 3）顶层设计实例化 4）提供激励 5）进行测试testbench的一般结构：module Test_Bench();//通常无输入输出信号或...

2022-04-15 13:49:12 1916

原创 20220407——组合逻辑电路 3-8线译码器

译码器:扩展控制输入3位二进制，输出为8个二进制位 A2 A1 A0 ， Y0 Y1 Y2...Y8被选中为低电位0 片选端、使能端，控制信号，是否被激活译码器还具有两个控制端，为G1 G2，当G1为1且G2为0时，译码器按左侧真值表输出；否则全1设计：行为级（高级、抽象）数据流描述（RTL描述) 结构描述（元件例化)- Verilog HDL代码输入信号:3位编码输入端A、B、C 使能输入端G1，G2输出信号:8位编码输出端...

2022-04-15 11:18:18 3014

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