20220414——1000分频器&IP核

时序逻辑电路设计——1000分频器

一、设计目标

分频器：功能是对频率较高的方波输入信号（通常是系统时钟）进行分频，从而输出频率较低的方波信号。分频器与输出信号的频率的比值，成为分频系数。

分频器是加法计数器的一种应用，计数进制由分频系数决定，高、低电平。分频器通常在数字电路中用于对时钟信号进行分频，进而得到较低频率时钟信号、选通信号、中断信号、触发信号等。

要求：设计一个分频系数为1000的分频器，输入为50MHz系统时钟（CLKIN），输出为其1000分频后的时钟信号。

方法:通过设置一个9位的计数寄存器（CNT）来实现，输入系统时钟周期的上升沿计数一次，当计数寄存器数到499（9'b111110011）的时候，将输出分频信号（CLKOUT）取反即可得到1000分频器50kHz的输出。（每500个脉冲翻转一次输出电平，计到499清零同时翻转）

1MHz=1000kHz=1000000Hz

二、Verilog HDL代码

输入信号：50MHz系统时钟输入CLKIN

输出信号：0.05MHz时钟输出CLKOUT

mod