- 博客(7)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 Quartus Ⅱ调用FIFO IP核方法实现求和（Mega Wizard）
本次实验学习记录主题为“FIFO_IP核实现算术求和”，主要内容是上位机通过串口向FPGA发送一定规格的数字矩阵，FPGA对矩阵处理，按规定逻辑实现求和运算，将结果返回串口转发至上位机。
2024-07-11 02:08:45
1145
原创 FPGA对EEPROM驱动控制（I2C协议）
本文首先对I2C协议的通信模式和AT24C16-EEPROM芯片时序控制进行分析和理解，设计了一个i2c通信方案。人为按下写操作按键后，FPGA（Altera EP4CE10）对EEPROM指定地址写入字节数据，并接后按下读操作按键，读取该地址上的一个字节数据在数码管低两位显示出来。其中包括了对此方案的Modelsim仿真测试，并且接续完成板级验证。（过程笔记）
2024-06-24 15:50:48
763
原创 Flash驱动控制--芯片擦除（SPI协议）
本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求，采用FPGA（EPCE4），通过SPI通信协议，对flash（W25Q16BV）存储的固化程序进行芯片擦除操作。
2024-06-19 18:40:56
824
原创 等精度频率计的设计与验证
文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核
2024-06-15 22:44:31
829
原创 串口收发UART（Verilog HDL）
文章摘要：本篇文章目标设计一个格式为起始位+8位数据（无校验）+停止位的串口收发，接收PC上位机RS232总线信号后，重新打包转发至PC端显示（形成回环），数据完整无错码情况。关键词：异步时钟；亚稳态；异步串行通信；Verilog HDL
2024-06-13 19:51:15
668
原创 QuartusII调用 PLL_IP核方法（Mega Wizard）
IP核：ASIC或FPGA中预先设计好具有某种功能的电路模块，参数可修改，目的在于提高开发效率。QuartusII软件下IP核调用方式：Mega Wizard插件管理器（常用）、SOPC构造器、DSP构造器、Qsys设计系统例化。PLL（Phase Lockded Loop，锁相环）常用IP核之一，可对输入时钟信号进行任意分频、倍频、相位、占空比调整。Altera 模拟锁相环，优点：信号稳定度高，相位连续可调，延时连续可调；缺点：受温度、电磁辐射影响，可能失锁。
2024-06-02 19:50:25
672
原创 一个问题：六位八段数码管（Verilog）
需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇）芯片型号：cyclone Ⅳ EP4CE10F17C8数码管属性：六位、八段
2024-06-02 13:44:38
979
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人