Quartus Ⅱ调用FIFO IP核方法实现求和（Mega Wizard）

已于 2024-07-11 02:10:04 修改
阅读量1.2k 收藏 26
点赞数 32
分类专栏： FPGA-Verilog HDL 文章标签： fpga开发
于 2024-07-11 02:08:45 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_63741844/article/details/140338085
版权

摘要： 本次实验学习记录主题为“FIFO_IP核实现算术求和”，主要内容是上位机通过串口向FPGA发送一定规格的数字矩阵，FPGA对矩阵处理，按规定逻辑实现求和运算，将结果返回串口转发至上位机。

芯片型号： cyclone Ⅳ EP4CE10F17C8

平台工具： Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4

最终框图：

image

【FIFO IP核概述及调用】

FIFO（First In First Out，先入先出） IP核作为数据缓冲区，能临时存储从数据源接收的数据，直到数据被其他处理单元再次读取。FIFO IP核通常用于多比特数据的跨时钟域处理以及前后带宽不同步情况，平衡数据源和处理单元之间的速度差异，同时减少因速率不匹配而导致的等待时间或数据丢失。

FIFO IP核支持同步（SCFIFO）和异步（DCFIFO） 操作模式，在同步模式下，读写操作在同一时钟域下进行。其支持可配置的参数（如数据宽度、深度等，调整以适应不同的需求。针对不同模式的选择，需要考虑方面包括时钟源、存取位宽和深度、以及一系列辅助设计的标志信号和操作信号。

下图为Quartus Ⅱ构建IP核能产生的全部接口，同步模式下，除了基本的外接口如数据位、时钟、写标志和读标志、计数位usedw外，还有清零操作（同步sclr/异步aclr）、满/近满/空/近空/校检eccstatus信号。而异步模式下，对于入栈和出栈辅助设计的分为了两批，具体结构如下图。

image

访问IP Catalog：在Quartus Ⅱ的菜单栏中，点击“Tools”选项，然后选择“IP Catalog”或者“MegaWizard Plug-In Manager”，打开“fifo”选项即可。FIFO配置流程分为三部分：parameter settings、EDA和summary。如下图的配置界面，在其左上可以实时看到配置产生的接口，左下角看到FIFO在FPGA所产生的资源消耗。

image

在配置完基本参数后，FIFO还支持功能等设置趋向，rdreq读取驱动：信号作为请求，数据滞后一个时钟周期输出；信号作为确认，数据同时输出。存储方式和最大深度选择自动匹配即可。FIFO性能支持最大速度和最小消耗资源空间两种，可根据具体工程需求选定。黄色方框内是上级检测和下级检测保护电路，即存储栈满和栈空情况下的继续操作保护，最小面是存储空间位置选择，这里默认选定内部存储块即可。

image

异步模式下，还需配置速度和稳定性的优化方式，一是保持最低延迟，但需要同步时钟，没有亚稳态保护，占用资源空间最小，提供良好性能；二是具备两个同步阶段和良好的亚稳态保护，资源空间消耗中等；三是提高最佳的亚稳态保护，具有三个或更多同步阶段。

image

【IP核的同步、异步调用及仿真验证】

首先，构建一个同步FIFO_IP核，具体配置如下：

almost_empty_value = 20,	//近空阈值
almost_full_value = 220,	//近满阈值
intended_device_family = "Cyclone IV E",	//FPGA IP核型号
lpm_numwords = 256,			//FIFO深度
lpm_showahead = "OFF",		//rdreq模式选择
lpm_type = "scfifo",		//FIFO工作模式（同步，单时钟模式）
lpm_width = 8,				//时钟源同步下，进入FIFO位宽
lpm_widthu = 8,				//计数位宽

IP的直接调用inst.v模块文件即可，实例化应用后，通过一个简单的录入核/退出核仿真（如下两图）。可以看到，程序启动，持续向核内写入256个8bit数据，仿真设定，写入周期是读入周期的四倍。

计数到20时，退出近空阈值，近空信号拉低；计数到220，达到近满阈值，近满信号拉高，等到写入完毕（这里计数单元usedw_sig溢出，显示8’h00），满信号拉高。下一周期，读标志拉高，读取一个8bit数据后，满信号拉低，持续读取完毕。

image

构建一个异步混合FIFO_IP核，具体配置如下：

add_usedw_msb_bit = "ON",	//为计数位扩充一位，避免溢出
intended_device_family = "Cyclone IV E",	//FPGA IP核型号
lpm_numwords = 256,			//FIFO深度
lpm_showahead = "OFF",		//rdreq模式选择
lpm_type = "dcfifo_mixed_widths",	//混合异步fifo模式，意思是录入核和退出核位宽不一致
lpm_width = 8,				//录入核位宽
lpm_widthu = 9,				//计数位宽+1 = 9
lpm_widthu_r = 8,			//读取退出核位宽
lpm_width_r = 16,			//读取退出核计数位宽

异步模式，需要关注时序上的同步（打了两拍），50MHz的写时钟wrclk，25MHz的读时钟rdclk。这里由于写位宽和读位宽的不同，要区别写计数和读计数的计数方式。

image

【调用FIFO实现求和运算】

调用Quartus Ⅱ的IP核实现普通求和运算（便于Sobel算法FPGA学习），左边是求和模块的框图，需要复用两个相同位宽及深度的FIFO IP核，以m x n（5x4）矩阵为例，先对上三行求运算后，持续向下降一行运算，形成一个新的矩阵(m-2) x n形式。

image

FPGA运算：pi_data持续接入数据，先将第一、二行数据分布存入FIFO 1核和2核内，在第三行数据开始，同步读取两核一个数据，并对其作求和运算，通过po_data输出。求和的同时，将FIFO 2核内数据写入1核（1、2核此时为空），即第二行充当原先的第一行。第三行写入2核，第四行持续运算…

时序图如下，pi_flag和pi_data是串口rx模块接收上位机处理后的数据，录入此fifo_disp模块。矩阵的列和行计数器cnt_row和cnt_rol作为的顺序标志，方便确认求和准备。dout_flag条件(wr_en2)&&(rd_en)，标志建立用于1核数据再次写入。借入标志信号sum_flag，触发求和po_data=data_out1+data_out2+pi_data。

image

对应的各信号时序条件处理，代码如下：

always@(posedge sys_clk or negedge sys_rst)begin	//dispose cnt_row counter
    if(!sys_rst)	cnt_row <=  8'd0;
    else    if((cnt_row == CNT_ROW_MAX)&&(pi_flag))	cnt_row <=  8'd0;
    else    if(pi_flag)	cnt_row <=  cnt_row + 1'b1;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose cnt_col counter
    if(!sys_rst)	cnt_col <=  8'd0;
    else    if((cnt_col == CNT_COL_MAX)&&(pi_flag)&&(cnt_row == CNT_ROW_MAX))
        cnt_col <=  8'd0;
    else    if((cnt_row == CNT_ROW_MAX)&&(pi_flag))cnt_col <=  cnt_col + 1'b1;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose wr_en1 drive
    if(!sys_rst)	wr_en1  <=  1'b0;
    else    if((cnt_col == 8'd0) && (pi_flag))	wr_en1  <=  1'b1;
    else	wr_en1  <=  dout_flag;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose data_in1 sequence
    if(!sys_rst)	data_in1  <=  8'd0;
    else    if((pi_flag)&&(cnt_col == 8'd0))	data_in1  <=  pi_data;
    else    if(dout_flag == 1'b1)	data_in1  <=  data_out2;
    else	data_in1  <=  data_in1;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose wr_en2 drive
    if(!sys_rst)	wr_en2  <=  1'b0;
    else    if((cnt_col >= 8'd1)&&(cnt_col <= CNT_COL_MAX - 1'b1)&&(pi_flag))
        wr_en2  <=  1'b1;
    else	wr_en2  <=  1'b0;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose data_in2 sequence
    if(!sys_rst)	data_in2  <=  8'b0;
    else    if((pi_flag)&&(cnt_col >= 8'd1)&&(cnt_col <= (CNT_COL_MAX - 1'b1)))
        data_in2  <=  pi_data;
    else	data_in2  <=  data_in2;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose rd_en drive
    if(!sys_rst)	 rd_en <=  1'b0;
    else    if((pi_flag)&&(cnt_col >= 8'd2)&&(cnt_col <= CNT_COL_MAX)) rd_en <=  1'b1;
    else	rd_en <=  1'b0;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose dout_flag sequence
    if(!sys_rst)	dout_flag <=  0;
    else    if((wr_en2)&&(rd_en))	dout_flag <=  1'b1;
    else	dout_flag <=  1'b0;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose sum_flag sequence
    if(!sys_rst)	sum_flag <=  1'b0;
    else    if(rd_en)	sum_flag <=  1'b1;
    else    sum_flag <=  1'b0;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose po_data result
    if(!sys_rst)	po_data  <=  8'b0;
    else    if(sum_flag)	po_data  <=  data_out1 + data_out2 + pi_data;
    else	po_data  <=  po_data;
end

always@(posedge sys_clk or negedge sys_rst)begin	//dispose po_flag sequence
    if(!sys_rst)	po_flag <=  1'b0;
    else 	po_flag <=  sum_flag;
end

仿真分析： 很明显，仿真图与上面的时序图一致，tx、rx模块在之前的实验经过仿真验证了。

image

最后，将程序下载至开发板，得到的数据与仿真结果一样，简单做了两次测试，结果都正确。

image

文献参考：

[1] FIFO求和实验 野火FPGA Verilog开发实战指南——基于Altera EP4CE10 征途Pro开发板 文档 (embedfire.com);

[2] 掰开揉碎讲 FIFO（同步FIFO和异步FIFO） - Doreen的FPGA自留地 - 博客园 (cnblogs.com)；

本篇文章中使用的Verilog程序模块，若有需见Gitee仓库链接：https://gitee.com/silly-big-head/little-mouse-funnyhouse/tree/FPGA-Verilog/

Handat
关注
  • 32
    点赞
  • 踩
  • 26
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
Quartus II LPM使用指南-FIFO篇
weixin_30917213的博客
02-27 1007
Quartus II LPM使用指南 FIFO篇 BY WG http://www.cnblogs.com/wg2011/目录 说明 - 2 - 摘要 - 3 - 第一章 FIFO配置全攻略 - 4 - 1.1如何配置自己需要的FIFO - 4 - 1.2输入输出端口 - 5 - 1.3时序要求 - 8 - 1.4输出状态标记和潜伏期 - 8 - 1.5避免亚稳态...
Quartus FIFO IP核的使用
luoai_2666的博客
05-24 2407
参数设置 配置位宽，深度和单时钟(SCFIFO)/双时钟(DCFIFO). 信号选择 full：FIFO 满的标记信号，为高电平时表示 FIFO 已满，不能再进行写操作。 empty：FIFO 空的标记信号，为高电平时表示 FIFO 已空，不能在进行读操作。 usedw[](number of words in the FIFO)：显示存储在 FIFO 中数据个数的信号，Note： （可以使用最高位作为 FIFO 的半满指示信号。） z almost full：接近满信号，当 usedw 信号的值.
FIFO(一) —— Quartus中FIFO IP核的学习与modelsim仿真
H19981118的博客
06-15 3634
对fifo进行仿真验证
FPGA开发——在Quartus中实现对IP核的PLL调用
最新发布
weixin_63553972的博客
08-07 921
PLL主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。鉴相器检测输入信号与VCO输出信号的相位差，并输出一个与相位差成正比的电压信号。该信号经过环路滤波器滤除高频噪声后，作为控制电压输入到VCO，调整其振荡频率，使输出信号的相位逐渐接近输入信号的相位，直至两者相位锁定。PLL是FPGA重要的资源，不同FPGA的PLL 是不一样。以我们开发板的Cyclone IV为例，它有两个PLL，每个PLL可以提供5路输出。
quartus工具篇——fifo ip核
qq_52548731的博客
07-31 4320
quartus ip核fifo的使用
quartus 调用FIFO ip核
2301_78782773的博客
09-09 961
fpga使用quartus调用fifo ip核实现，同步fifo，异步fifo的数据存储和读取
QuartusII调用 PLL_IP核方法（Mega Wizard）
九里明兮
06-02 975
IP核：ASIC或FPGA中预先设计好具有某种功能的电路模块，参数可修改，目的在于提高开发效率。QuartusII软件下IP核调用方式：Mega Wizard插件管理器（常用）、SOPC构造器、DSP构造器、Qsys设计系统例化。PLL（Phase Lockded Loop，锁相环）常用IP核之一，可对输入时钟信号进行任意分频、倍频、相位、占空比调整。Altera 模拟锁相环，优点：信号稳定度高，相位连续可调，延时连续可调；缺点：受温度、电磁辐射影响，可能失锁。
quartus13.1使用ip核调用实现AM解调
04-25
打开Quartus13.0，新建工程，后找到IP Catalog里面的FIR II，之后双击即可进入IP核设置页面并填写ip的名称.2、利用FPGA的FIR滤波器IP核设计滤波器。 我们的低通滤波器使用的是cycloneⅡ代的FPGA，只能使用quartus...
quartus Ⅱ IP核破解文件
02-25
史上最全的 quartus Ⅱ IP核破解文件
Quartus ii FIFO ip核的应用与仿真
Somnus_z的博客
09-01 2434
原理 FIFO: first in first out FIFO分为 signal #mermaid-svg-HnZIJHpAv2r1AJF7 .label{font-family:'trebuchet ms', verdana, arial;font-family:var(--mermaid-font-family);fill:#333;color:#333}#mermaid-svg-HnZIJHpAv2r1AJF7 .label text{fill:#333}#mermaid-svg-HnZIJHpAv
Quartus (Quartus Prime 18.1)调用IP核实现音乐播放器问题
09-21
替换文件
Quartus_II_LPM使用指南(FIFO篇)
01-18
ALTERA在LPM库中提供了参数可配置的单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO)。FIFO主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合。
FPGA的FIFO的IP核
08-28
在FIFO很常用的一中寄存器，里面有怎么运用quartus里面的fifo IP核
FIFO IP核的调用及仿真
07-30
开发流程http://www.cnblogs.com/noticeable/p/7255971.html
Quartus中fifo IP核介绍与仿真测试
m0_51261356的博客
01-28 5464
一、前言 在使用ADC芯片采集数据时，由于发送端速率有限，如果不及时将数据存储或发送，将会造成数据的丢失。所以当有大量数据需要传输时，ADC与FPGA发送端之间必须要有一个缓冲区，用来暂时存放数据。 例如：串口发送波特率是115300bps，11520字节每秒，每个字节发送时间是1/11520s=86.8us。ADC以4us每个采样点的速率执行100次采样，采样结果是12位。串口一次能发8位数据。采样100个点需要400us，而发送100个数据需要86.8*200us= 17360us。400us与1736
3.Quartus II FIFO IP的使用——以SCFIFO为例
sinply6的博客
05-27 4745
3.Quartus II FIFO IP的使用——以SCFIFO为例 参考链接 FPGA基础学习(2) -- FIFO IP核(Quartus)：https://www.cnblogs.com/rouwawa/p/7066635.html 对altera的FIFO读写操作深入研究：https://www.cnblogs.com/estop-jfw/...
Quartus II FIFO学习
weixin_30348519的博客
03-24 552
FIFO通常是双端口的存储器，其中一个端口用于写入数据，而另一个端口用于读出数据。可以同时对存储器字存储单元进行写入和读出操作。它的数据吞吐率是普通RAM的两倍。 现在的FIFO存储器采用SRAM单元来实现。它是基于带两个指针的环行FIFO结构的。要写入的数据的存储地址放在写指针中，而FIFO结构中要读出的第一个数据的地址放在读指针中 在复位后，两个指针都指向存储器的同一个字单元。每次写操...
用verilog写fifo求和
07-14
下面是一个使用 Verilog 编写的简单的 FIFO 求和代码示例： ```verilog module FIFO_Sum ( input wire clk, input wire rst, input wire en, input wire [7:0] data_in, output wire [7:0] sum ); parameter DEPTH = 8; // FIFO的深度 reg [7:0] fifo [DEPTH-1:0]; reg [2:0] wr_ptr; reg [2:0] rd_ptr; reg [7:0] sum_reg; reg [2:0] count; always @(posedge clk or posedge rst) begin if (rst) begin wr_ptr <= 0; rd_ptr <= 0; sum_reg <= 0; count <= 0; end else if (en) begin if (count < DEPTH) begin fifo[wr_ptr] <= data_in; wr_ptr <= wr_ptr + 1; count <= count + 1; end if (count > 0) begin sum_reg <= sum_reg + fifo[rd_ptr]; rd_ptr <= rd_ptr + 1; count <= count - 1; end end end assign sum = sum_reg; endmodule ``` 上述代码实现了一个深度为 8 的 FIFO 求和模块。输入信号包括时钟 `clk`、复位信号 `rst`、使能信号 `en` 和数据输入信号 `data_in`。输出信号为求和结果 `sum`。 模块中定义了一个长度为 `DEPTH` 的 reg 数组 `fifo`，用于存储输入数据。`wr_ptr` 和 `rd_ptr` 分别表示写指针和读指针，用于控制数据的写入和读取。`sum_reg` 用于存储求和结果。`count` 记录当前 FIFO 中的数据数量。 在时钟上升沿或复位信号上升沿时，根据使能信号的状态，进行数据的写入和读取操作。当使能信号有效时，如果 FIFO 未满，将输入数据写入 FIFO，并更新写指针和数据数量；如果 FIFO 非空，从 FIFO 中读取数据并进行求和操作，同时更新读指针和数据数量。 最后，将求和结果赋值给输出信号 `sum`。 请注意，这只是一个简单的示例代码，可能需要根据实际需求进行修改和调整。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

Handat

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值