关于学习FPGA，Verilog HDL，的基本知识（四）

        Verilog HDL 中常用的数据类型有：线网（Net）、寄存器（Register）、整数（Integer）、

实数（Real）、时间（Time）、参数（Parameter）和存储器等。

1、线网

        凡电路连接支点皆称为线网。线网声明的关键词为（wire），其默认值为（Z）。申明现网的格式如下:

wire [msb:lsb] net1, net2, ... , netn;

        其中，wire为关键词，表示变量为线网变量类型；msb 和 lsb 定义了范围，并且均为常数值表达式，范围定义是可选的，如果没有定义，缺省值为1位的线网t类型变量；net1, net2, ... , netn为定义的线网类型变量名称；

wire sig1;    //声明sig1这个线网
wire sib2,sib3;    //声明 sig2, sig3 这俩个变量
wire sig4 = 0;    //声明sig4 这个线网，并指定其值为 0 

        总线（Bus）则是线网的组合，声明为wire。举例如下：

wire[7 : 0]    test1;
wire[3 : 0]    test2 = 3'b100;
wire[3 : 5]    test3 = 3'b100;

        其中test2 = test3，只是test3的声明是从bit3 到 bit5的，