关于学习FPGA，Verilog HDL，的基本知识（二）

关于Verilog HDL 程序块的进一步学习

补充程序格式说明

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module  模块名(端口名1,端口名2,端口名3,...);
    端口类型说明(input,ouput,inout);
    参数定义（可选）;
    数据类型定义(wire,reg等);
    
实例化低层模块和基本门级元件;
连续赋值语句(assign);
过程块结构(initial 和 always)
  行为描述语句;
endmodule

        7、行为型描述方式。行为型描述侧重于描述模块的逻辑行为(功能)，不涉及时实现该模块逻辑功能的详细硬件电路结构。行为型描述使用过程块语句结构和比较抽象的高级程序语句对逻辑电路建模，功能较强，他与软件编程语言描述有些相似。其中，过程语句的结构包括initial语句结构和always语句结构俩种。

•         inital 语句：此语句只执行一次，主要用于仿真测试，不能进行逻辑综合。
•         always 语句：此语句总是循环执行，或者说此语句重复执行，在仿真和逻辑综合中可以使用。
• 只有寄存器类型变量能够在这两种语句中被赋值，寄存器类型变量再被复制以前保持原有不变。所有的initial语句和always语句都从0时刻并行执行。

１、注释

        与其他高级语言一样，Verilog　HDL　语言允许在程序中插入注释。好的注释 ，不仅可以增加程序的可读性，而且也有利于文档的管理。

Verilog　HDL　语言支持俩种注释方式：

单行注释：以　“／ÿ