自定义博客皮肤VIP专享

*博客头图:

格式为PNG、JPG,宽度*高度大于1920*100像素,不超过2MB,主视觉建议放在右侧,请参照线上博客头图

请上传大于1920*100像素的图片!

博客底图:

图片格式为PNG、JPG,不超过1MB,可上下左右平铺至整个背景

栏目图:

图片格式为PNG、JPG,图片宽度*高度为300*38像素,不超过0.5MB

主标题颜色:

RGB颜色,例如:#AFAFAF

Hover:

RGB颜色,例如:#AFAFAF

副标题颜色:

RGB颜色,例如:#AFAFAF

自定义博客皮肤

-+
  • 博客(22)
  • 收藏
  • 关注

原创 Llama2源码导读----model的转化

Llama2源码导读----model的转化

2024-04-26 00:11:33 400

原创 NotImplementedError: Cannot copy out of meta tensor; no data!

NotImplementedError: Cannot copy out of meta tensor; no data!

2024-04-21 14:14:37 585

原创 三种方法解决csv乱码问题 ,解决鈥榟 鈥淒等csv乱码问题,利用python批量解决csv文件读写乱码问题

三种方法解决csv乱码问题 ,解决鈥榟鈥淒等csv乱码问题,利用python批量解决csv文件读写乱码问题

2024-04-06 10:21:24 809 1

原创 python modelsim 联合仿真(基于Ubuntu)

本仿真学习基于工程,个人学习记录使用,附上虚拟环境安装配置全流程。

2024-02-27 16:05:12 542

原创 Verilator入门使用教程

Verilator入门使用教程(安装到测试和基本代码详解)

2024-02-01 10:32:14 829 1

原创 verilog二维数组拼接 Error:part-select of memory ‘stream_data_fifo‘is not allowed

verilog二维数组拼接 Error:part-select of memory 'stream_data_fifo'is not allowed

2024-01-23 07:02:00 740

原创 AXI backpressure反压机制代码

本文将xilinx的axi读写代码进行修改,实现吞吐量达到50%

2024-01-21 18:37:09 571

原创 axi-lite-master 源码详细分析

axi-lite-master 源码详细分析

2024-01-20 23:32:09 604

原创 axi4-lite-slave 时序分析及代码解读

axi4-lite-slave 时序分析及代码解读

2024-01-20 21:37:34 1332

原创 Icarus Verilog安装和验证

Icarus Verilog安装和验证

2024-01-19 21:41:53 530 1

原创 vivado ip核被锁,丢失等问题 以及 IP 总线接口封装

vivado ip核被锁,丢失等问题 以及 IP 总线接口封装

2024-01-13 20:58:50 1386 1

原创 关于虚拟机上网问题

Ubuntu 虚拟机 连接外网

2024-01-10 14:03:42 349

原创 Xilinx Vitis运行报错:2022.2 Vitis: ERROR : Can‘t read “map“: no such variable

将附上的patch压缩包解压到F:\001vivado\vivado2022\Vitis\2022.2\scripts"(scripts文件夹所在地址),再重启vitis即可解决。这是Vitis 2022.2中已知的问题。它将在工具的下一个版本中修复。要解决此问题,可以使用附在本文后上的修补程序。

2023-09-17 13:23:42 991 1

原创 pycharm远程连接服务器,并在服务器上安装Anaconda创建python环境(踩坑总结!)

连接远程服务器,并在服务器上安装Anaconda及创建python环境

2023-09-08 20:38:03 3387 2

原创 多功能数字钟(包含闹钟、整点报时、进制转换等功能)

华科数电实验多功能数字钟,使用vivado和NexysDDR原工程见主页

2023-08-09 17:17:36 1170 2

原创 华科数电实验篮球24s定时器

通过本实验,我独立地完成了一个定时器的插板实现,有满满的成就感,不过刚插完还是出现了不可避免的小问题,经过示波器和信号源的测试,我成功地找到了问题的所在,解决了问题。改造说明:通过三个74HC191级联,每个均构成10分频模块,总体实现将1000Hz分频至1Hz。另对555的电阻5.1KΩ改为2kΩ,4.7kΩ改为5.1kΩ,10μF改为0.2μF。因为本实验555输出1kHz,故对ABC块进行了改造。篮球24s定时器设计。

2023-08-09 17:00:54 326 1

原创 STM32F407定时器实现方波频率占空比测量

【代码】STM32F407定时器实现方波频率占空比测量。

2023-08-09 15:25:07 870 1

原创 陶晶驰串口屏幅频特性曲线绘制/STM32F407与串口屏通信

本文包括了陶晶驰串口屏与单片机通信的各种基本操作,简单通用

2023-08-09 15:07:13 2086 1

原创 哈夫曼树 两种方法实现

【代码】哈夫曼树 两种方法实现。

2023-08-09 13:27:25 43 1

原创 ADS8688 STM32F407 HAL库 SPI驱动

ADS8688 STM32F407 HAL库 SPI驱动

2023-08-09 13:17:34 755 1

原创 ADS8688分析及驱动代码

ADS8688,使用SPI驱动,芯片手册分析

2023-08-09 12:57:24 1914 2

原创 微机原理综合实验项目之信号发生器

在N4 DDR开发板上使用,连接DA模块(按键可自行在代码中调整)波形代号(0,1,2,3)对应(锯齿波,方波,三角波,正弦波)显示。实现锯齿波,方波,三角波,正弦波,四种波形的输出。华科微机原理实验综合项目,代码可直接使用。按键U和按键D分别用于增加和减少占空比。sw15~sw3用于调整波形频率;开关调节周期范围为60ms~1s。sw2~sw0用于波形选择。分别用于增加和降低幅值。下面是部分实机演示图。

2023-06-23 20:59:46 144

Xilinx Vitis运行报错:2022.2 Vitis: ERROR : Can't read "map":

Xilinx Vitis运行报错 2022.2 Vitis: ERROR : Can't read "map": no such variable when trying to launch application on my target

2023-09-17

波形发生电路设计及实验报告

华科模电实验

2023-08-09

陶晶驰串口屏幅频特性曲线绘制电赛参考模板

使用陶晶驰串口屏 实现如下功能 1.可以设置扫频的起始频率、步进频率、终止频率 2.可以绘制幅频响应曲线 3.可以作为电赛串口屏显示的参考模型

2023-08-09

AD603程控放大器模块资料

AD603程控放大器模块资料 包括芯片手册和模块设计原理图PDF

2023-08-09

STM32F407电容触摸屏

STM32F407电容触摸屏 正点原子

2023-08-09

ADS8688 STM32F407 HAL库 SPI驱动

ADS8688 16位500kAD采集芯片,使用STM32F407HAL库SPI驱动,源代码及CUBEMX配置工程解压即使用,使用正点原子核心板,具体引脚可在工程中自行修改

2023-08-09

微机原理综合实验项目之信号发生器

该资源是微机原理实验的综合项目,适用于2018.3版vivado,可用于产生锯齿波,方波,三角波,正弦波,波形幅值可调、占空比可调

2023-06-23

微机原理实验vivado硬件平台

vivado版本为2018.3;配置有三个GPIO核、两个定时器、SPI接口、串口; 可以完成华科微机原理要求的所有相关实验;下载解压即可使用

2023-06-23

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

提示
确定要删除当前文章?
取消 删除