verilog二维数组拼接 Error:part-select of memory ‘stream_data_fifo‘is not allowed

于 2024-01-23 07:02:00 发布
阅读量892 收藏 7
点赞数 7
文章标签： fpga开发 嵌入式硬件 fpga
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_64636251/article/details/135762184
版权

今天在写AXI STREAM的仿真

相对fifo进行重写，实现先进先出（xilinx原代码是直接替换对应位置）

	    reg  [(C_S_AXIS_TDATA_WIDTH/4)-1:0] stream_data_fifo [0 : NUMBER_OF_INPUT_WORDS-1];

存储器一个[0:7][0:7]的二维数组

一开始是这样写的

stream_data_fifo[0:7] <= {stream_data_fifo[1:7], S_AXIS_TDATA[(byte_index*8+7) -: 8]};

然后报了Error:part-select of memory 'stream_data_fifo'is not allowed

后面发现it is illegal to have a part select for the first index of a memory (it is legal for the second).

也就是不可以对数组第一维部分选取

最后将代码改成了一个一个赋值

	       stream_data_fifo[0] <= stream_data_fifo[1];
	       stream_data_fifo[1] <= stream_data_fifo[2];
	       stream_data_fifo[2] <= stream_data_fifo[3];
	       stream_data_fifo[3] <= stream_data_fifo[4];
	       stream_data_fifo[4] <= stream_data_fifo[5];
	       stream_data_fifo[5] <= stream_data_fifo[6];
	       stream_data_fifo[6] <= stream_data_fifo[7];
	       stream_data_fifo[7] <= S_AXIS_TDATA[(byte_index*8+7) -: 8];

 

平平无奇哈斯特
关注
6.Verilog中数值的拼接操作
weixin_52002922的博客
07-17 2451
简单点，就是两个短的数，可以通过拼接的操作，拼成一个长的数，利用的就是大括号这个拼接符。中间用逗号隔开，都是两位，拼接后最后变成了4位。2‘b11 和 2’b10 进行拼接 {2‘b11。
verilog reg型二维数组
FPGA萌新的博客
03-10 1万+
verilog中二维数组使用有些限制，比如不能作为module的输入输出port 另外二维数据初始化可以使用for循环来实现初始化 ------------------------------------------------------------------------------------------------ 1. 二维数组作为输入输出port报错 下面举一个例子： model in...
Verilog数据拼接与拆分
热门推荐
lsky380的博客
10-28 2万+
1. Verilog中数据拼接，使用拼接运算符 例如： reg [15:0] regA; reg[7:0] regB = 8'd12； reg[7:0] regC = 8'd34; regA <= {regB ,regC }; //把regB和regC拼接成regA。 2.Verilog中数据拆分 例如： wire[15:0] A； wire[7:0] B； ...
【system verilog】非合并数组、合并数组、混合数组和多维数组的小探讨
moon9999的博客
02-06 1万+
前言 来了的话点个赞吱一声在走呀~~~ 因为需要解决一个问题，所以决定对合并数组/非合并数组以及混合场景进行进行一下探索。 问题 已知一个多维混合数组的定义为： bit [3:0][7:0][15:0] Array [3:0][7][6]; 那么当我们写下 Array[2][3][2][2] = xxxx; 的时候，到底是对哪个位置赋值了？？ 话不多说，直接看解答好啦~最后的...
Verilog位宽操作技巧----拼接与截位
最新发布
ypcan的博客
09-10 1万+
Verilog 进阶技巧，位宽操作篇
关于Verilog 位拼接运算符{ }的使用记录
chenpan891231的博客
08-28 4047
因为自己接触的东西很多，公司事情很多，很多东西需要做记录，要不然就一直学一直忘；
FIFO.rar_FIFO verilog_fifo verilog_memory_verilog fifo_verilog
09-24
FIFO（First In First Out，先进先出）是一种常见的数据结构，在数字系统设计中，特别是在硬件描述语言如Verilog中，FIFO常被用来作为数据缓存或数据传输的缓冲区。这个"FIFO.rar"压缩包包含了一个用Verilog编写的...
FIFO.rar_ verilog FIFO_FIFO.v _fifo memory in vhdl_fifo vhdl_ver
09-20
Verilog中可以用`memory`关键字或者二维数组来表示。 3. **读写指针**：读指针（rd_ptr）和写指针（wr_ptr）跟踪数据的位置。它们通常是模FIFO深度的计数器，确保不会超出内存范围。 4. **空/满标志**：FIFO空...
FIFO.rar_ FIFO_fifo_fifo-ram_vhdl can_测试程序
07-14
verilog开发的FIFO，经过验证，有完整版本的测试程序，经典之作
Single-port-RAM-.zip_RAM VERILOG_RAM VHDL_Single-port RAM_single
09-23
在上述代码中，ADDR_WIDTH和DATA_WIDTH分别代表地址线和数据线的宽度，内存数组`memory`用于存储数据，`always`块用于处理时序逻辑，根据CLR和wen信号决定是重置RAM还是写入数据。当`clr`信号有效（即为0）时，整个...
FIFO.rar_aps_asynchronous fifo_fifo_verilog fifo_异步FIFO
07-15
4. `fifomem.v`：FIFO的记忆体模块，通常是一个二维数组，用于存储实际的数据。每个单元可以存储一个数据字节或字，大小取决于FIFO设计的宽度。 5. `sync_w2r.v` 和 `sync_r2w.v`：这些是时钟域同步器，用于解决在...
System Verilog 系列学习（3）----数组、结构体和联合体
xie2012302700054的博客
08-31 9657
Verilog中没有结构体，用户常常以相同的字符开始或结尾来命名信号名，以此表示一组相关的信号。system verilog中增加了类似C语言中的结构体类型，可以方便的表示一组相关的信号。结构体表示如下： struct { int a,b; //32bit variables opcode_t opcode; //user-define...
Verilog 数据类型
qq_36613247的博客
06-29 1321
Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。举例如下：wire interrupt ; wire flag1, flag2 ; wire gnd = 1'b0 ; 线网型还有其他数据类型，包括 wand，wor，wri，triand，trior，trireg 等。这些数据类型用的
verilog 语法 注意事项
xuexiaokkk的博客
08-15 2171
每个always块，必须要有begin end 其它如if~else、case的分支语句，超过一句的也都要有begin end
systemverilog随机的越界错误
kevindas的博客
01-03 1503
一、代码 `timescale 1ns/1ps program testcase(); bit [31:0] a; bit [31:0] b; initial begin $display("-------------------------------------------------------------"); std::randomize(a, b) with {a+b == 5;}; $displ
Verilog编程艺术(2)——第二部分 语言特性
CHN_Joker的博客
06-17 1688
Verilog编程艺术(2)
verilog：part select
seuwilson的博客
09-17 5985
1.经常会用到变量的部分位宽选择，可以采用part select的方式。
part2
qq_44855257的博客
02-13 209
Softmax处理图像分类问题，2*2像素灰度图像。x1、x2、x3、x4为四个像素，标签对应离散值，绘制神经网络图，将输出当作置信度。 为解决输出范围不确定和离散值误差问题，采用softmax operator 来解决问题，其将输出值变为和为1的概率分布。 采用交叉熵来衡量概率分布的差异，最小化交叉熵损失函数等价于最大化训练数据集所有标签类别的联合预测概率。 过程中我们需要获取Fashion-M...
但是报错了 Error-[IRIPS] Illegal range in part select /home/Common/User/kirby/hs5411/trunk/verif/common/flp_if_uvc/tb/flp_if_item.sv, 193 The range of the part select is illegal: Unknown range in part select.this.clk_data[((2 * i) + 1):(2 * i)]
05-28
根据您提供的错误信息，似乎是在对变量"clk_data"进行部分选择时出现了问题。具体来说，错误信息提示"Unknown range in part select"，这意味着在部分选择时使用了不正确的范围。 根据您提供的代码片段，在for循环中使用了如下的语句： ``` clk_data[2*i+1 : 2*i] = {tx_link_code_word[i], clock[i]}; ``` 这个语句中，部分选择的范围是"2*i+1 : 2*i"，即每次选择两个位。这个范围是合法的，在SV语言中可以使用。因此，根据您提供的信息，无法确定错误的具体原因。 建议您仔细检查代码，特别是变量的声明和定义，看看是否有拼写错误或语法错误等问题。另外，也可以考虑在for循环中加入print语句，打印出每次部分选择的范围和具体数值，帮助定位问题所在。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值