FPGA时序约束

时序约束与分析

流程：设计者提出时序要求，编译工具布局布线，套用时序模型，给出时序分析报告。

FPGA时钟频率一般是ns级，频率MHz

时钟精度frequency tolerance：单位ppm，白万分之一，25摄氏度下精度

时钟温漂frequency versus temperature characteristics：不同温度下精度差别

时钟抖动clock jitter(影响最大)：

reg2reg：(最基本)

告诉编译工具时钟频率，自动计算出允许延时范围，布局布线

数据到达路径：实际路径

数据需求路径：保持稳定所需路径

保持时间关系：寄存器输出信号不能被上一寄存器启动沿传输信号影响(不能变得太快)

data arrival time：launch edge+T时钟源到源寄存器+T组合逻辑延时(忽略了T寄存器传输延时)

data required time：latch edge+T时钟源到目的寄存器-Tsetup

setup time slack=data required time - data arrival time

launch edge：源寄存器时钟沿

latch edge：目的寄存器时钟沿

数据需求时间=时钟到达时间-建立时间

时钟到达时间=latch edge+T时钟源到目的寄存器(数据需求时间就是为了满足建立时间)

pin2reg：

系统同步接口：FPGA和外部芯片由外部同一时钟源产生。 分析和reg2reg类似。

源同步接口：FPGA和外部芯片的通信时钟由源寄存器一侧产生(同步时钟信号连同数据连接到FPGA数据引脚)

总结：set input delay和set output delay约束来源于FPGA器件外部延时信息

主时钟约束：主时钟必须关联时钟节点或引脚，相当于定义了一个时间零点。

T-Tco-Tdelay(组合逻辑延迟)>Tsu(下一周期)

得出T>... ，所以要提高系统工作频率，必须减少电路延时

约束要适量，5%左右。如100MHz，约束到105MHz。

可以通过拆分组合逻辑，中间添加寄存器提高工作频率。