FPGA记录002

异步复位同步释放，同步异步指的是时钟和复位信号。
异步：异步复位信号有效，两个d触发器为低电平。
同步释放：时钟有效沿到来才能恢复为高电平。
实现方式是触发条件和执行处都写rst
同步时钟：同源，比如分频。或者有固定的相位关系。(不同频率不一定是异步时钟，没有固定相位一定是异步时钟)

同步复位优点：抗干扰，利于静态时序分析，利于仿真。
同步复位缺点：占用逻辑资源，复位信号脉宽要求宽，依赖时钟。
异步复位优点：不需要额外逻辑资源，不依赖时钟。
异步复位缺点：易受干扰，容易时序违规。

非阻塞赋值在语句块在顺序语句块之后进行。

恢复时间  异步控制信号解除和时钟沿不能靠得太近(在时钟前)
去除时间 异步控制信号解除和时钟沿不能靠得太近(在时钟后)
亚稳态(中间态，在异步逻辑产生)  触发器输入采样时间太短，输出反应慢处于中间态时间变长，很久才达到稳态 ，亚稳态是固定存在的只是时间长短问题，太长输出不一定准确(简单来说就是触发器输出中间态，不是1也不是0)
同步系统不会有亚稳态问题

动态时序的问题：逻辑仿真慢，仿真时才发现问题 静态时序计算每个逻辑路径延迟，最坏情况路径下确定最大频率

mealy比moore少一个状态，超前一个周期(节省一个触发器)

fpga设计步骤：rtl设计-功能仿真(前仿真，不考虑时序)-综合成门级电路(此时能估计门延时但不能估计线延时)-布局布线-时序仿真(考虑了门延时和线延时，也叫后仿真)-板级仿真，调试

场效应管原理(NPN N沟道增强型)：GS间加正向电压，形成G指向下方P的电场，电场使电子向电场反方向移动，即聚集在绝缘层下，形成导电沟道，此时SD导通

时序收敛：电路能在要求频率下正常工作

FPGA组成：
CLB：基本逻辑单元，由查找表和附加逻辑单元组成，组合逻辑电路LUT事先写入所有逻辑结果通过地址找输出，时序逻辑电路则是查找表加触发器。
IOB：完成不同电气特性下io信号驱动和匹配
DCM：时钟管理模块，消除时钟延迟，频率综合，相位调整
BRAM：嵌入式块，储存资源
内嵌专用IP

时序裕量：实际到达时间与设计到的时间差值，要大于0

时钟时序特性：抖动(jitter)偏移(skew)占空比失真(duty cycle distortion)
常见抖动有三种：周期抖动：时钟输出偏离理想位置的最大偏离 周期差抖动：相邻时间周期