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RSS订阅原创 【Yolov5+Deepsort】训练自己的数据集（3）| 目标检测&追踪 | 轨迹绘制 | 报错分析&解决
【Yolov5+Deepsort】训练自己的数据集（3）| 目标检测&追踪 | 轨迹绘制
2023-09-04 19:25:34
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原创 【Yolov5+Deepsort】训练自己的数据集（2）| 目标检测&追踪 | 轨迹绘制
【Yolov5+Deepsort】训练自己的数据集（2）| 目标检测&追踪 | 轨迹绘制
2023-08-10 19:17:20
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原创 【Yolov5+Deepsort】训练自己的数据集（1）| 目标检测&追踪 | 轨迹绘制
【YoloV5+Deepsort】训练自己的数据集（1）| 目标检测&追踪 | 轨迹绘制
2023-08-05 19:03:32
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原创 【FPGA】Verilog：模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块
【FPGA】Verilog：模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块
2023-07-25 13:56:28
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原创 【DeepLabCut】初识姿势估计 | DeepLabCut教程 | 单动物实现
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2023-07-17 11:08:59
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原创 【单周期CPU】LoongArch | LA32R | 二选一控制器MUX | 数据通路
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2023-07-12 12:38:17
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原创 【单周期CPU】LoongArch | 32位寄存器DR | 32位的程序计数器PC | 通用寄存器堆Registers | 32位RAM存储器
【单周期CPU】LoongArch | 32位寄存器DR | 32位的程序计数器PC | 通用寄存器堆Registers | 32位RAM存储器
2023-07-03 10:01:15
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原创 【FPGA】Verilog：时序电路 | 触发器电路 | 上升沿触发 | 同步置位 | 异步置位
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2023-06-28 13:55:34
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原创 【单周期CPU】LoongArch | 立即数扩展模块Ext | 32位算术逻辑运算单元（ALU）
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2023-06-25 07:54:06
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原创 【FPGA】Verilog：时序电路设计 | 自循环移位寄存器 | 环形计数 | 扭环计数 | 约翰逊计数器
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2023-06-23 14:30:27
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原创 【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束
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2023-03-10 07:55:44
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原创 【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器
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2023-03-05 14:38:08
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原创 【FPGA】Verilog：组合电路设计 | 三输入 | 多数表决器
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2023-02-15 10:21:48
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原创 【FPGA】Verilog：组合电路 | 3—8译码器 | 编码器 | 74LS148
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2023-02-10 10:27:42
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原创 【FPGA】Verilog：组合逻辑电路应用 | 数码管 | 8421BCD编码 | 转换七段数码管段码
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2023-02-07 11:47:15
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原创 【OpenCV】形态学操作 | 图像平滑 | 边缘检测 | Laplacian算子
形态学操作 | 图像平滑 | 边缘检测 | Laplacian算子
2023-01-15 10:28:43
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原创 【FPGA】Verilog：基本实验步骤演示 | 功能电路创建 | 添加仿真激励 | 观察记录仿真波形
本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的完整过程、Verilog语言基本运用，电路设计和Test Bench程序的编写、以及实验开发板的使用，通过观察和数据记录理解仿真和FGPA实现的差异。
2023-01-09 17:06:23
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原创 【OpenCV】数字图像的表示 | 图像IO操作接口 | 图像混合操作
计算机采用0/1编码的系统，数字图像也是利用0/1来记录信息。我们平常接触的图像都是8位数图像，包含0～255灰度。
2023-01-06 11:06:20
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原创 C/C++每日一题
一道非常简单的小题目描述输入一个浮点数f, 表示华氏温度, 输出对应的摄氏温度c , c=5/9*(f-32)输入描述：输入一个浮点数f(1 <= f<= 100000)输出描述：输出浮点数,保留3位小数示例1输入：100输出：37.778这道题目虽然非常简单，但是也会存在一些小问题遇到难点1：c=5/9*(f-32);得到结果为0.000,原因：整数相整除，不足1得0,0与其他相乘均为0解决：讲5或9改..
2022-03-16 09:30:00
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空空如也
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