virtuoso版图小技巧6（连载中…）

声明：文章转载自微信公众号：模拟版图layout设计（转载请标明出处！）

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1、在原理图中高亮同一器件所有相关的net

在CIW(Cadence Interaction Windows)窗口中，执行如下代码；然后再点击原理图中器件，会看到所有与器件相连的net都被高亮了。

auProbeAddNetsForDev()

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2、调整virtuoso标题栏显示

当我们打开多个virtuoso项目时，我们会发现每个项目的标题栏显示的都是一样的，很难区分项目名，对能准确找到想要的项目造成了很大的困难。

解决办法：可以在.cdsinit文件中增加如下代码即可将项目名顺序放到最前面；

envSetVal("designEditor.window" "windowNameFormat" 'string "%c %l %v %x %a")

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其中：%c 代表cell name

          %l 代表labrary name

          %v 代表view name

单个virtuoso项目调整前后标题栏顺序：

多个virtuoso项目调整前后标题栏顺序：

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3、隔库检查

避免测试库或其他库中cell被调用，在完成模块后需做隔库检查。按如下图操作，在得出的summary文件中 “instance statistics”栏查看即可。

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4、修改库中最大可包含的cells数量

当我们导入较大的gds文件时，会发现设置的目标库会自动变成多个，这是由于每个库中的cell数受限，需要修改。如下图：

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5、快速查看版图中相关信息

做版图的应该都会知道，在画版图的过程中会建立各种group和一些层次的blocks，做起来的时候确实方便，但可能过段时间查找的时候却感觉比较混乱，按如下图可以快速清晰查看版图中你需要的信息（例如：cell name、group name...）。赞一个👍

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