蜂鸟E200(1)

最新推荐文章于 2023-07-28 17:43:57 发布
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分类专栏： 蜂鸟E200 文章标签： 学习 fpga开发 单片机
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RTL代码风格

  1. 使用标准DFF模块例化生成寄存器
  2. assign语法代替if-else和case
    if-else和case语法的两大缺点：不能传播不定态，会产生优先级的选择电路而非并行选择电路，从而不利于时序和面积。
  3. 带有reset的寄存器面积和时序会稍微差一些，因此在数据通路上使用不带reset的寄存器，只在控制电路上使用带reset的寄存器
  4. 信号名定义注意使用英语缩写
  5. Clock和Reset信号禁止被用于任何其他的逻辑功能，只可以接入DFF作为时钟信号和复位信号

E200模块层次划分

Alt

  1. e203_cpu_top中仅例化两个模块，分别为e203_cpu和e203_srams
    • e203_cpu为处理器核的所有逻辑部分
    • e203_srams为处理器核的所有SRAM部分
      将SRAM和逻辑部分在层次上分开是为了方便ASIC实现。
  2. e203_cpu模块例化的clk_ctrl用于控制处理器各个主要组建的自动时钟门控，参见低功耗设计的要诀。
  3. e203_cpu模块例化的irq_sync是用于外界的异步中断信号进行同步。
  4. e203_cpu模块例化的reset_ctrl用于将外界的异步reset信号进行同步，使之变成“异步置位同步释放”的复位信号。
  5. e203_cpu模块例化的itcm_ctrl和dtcm_ctrl用于控制itcm和dtcmm的访问
  6. e203_cpu模块例化的core是处理器核的主体部分，主要功能有：取指令单元ifu，执行单元exu，存储器访问单元lsu，总线接口单元biu。
    Alt
m0_69842567
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专栏目录
蜂鸟E200(3)乱序、反压、流水线冲突
m0_69842567的博客
07-12 931
处理器中发射、派遣、执行、写回的顺序可以衍生出“顺序”和“乱序”的概念，将在之后进行讨论流水线越深，由于每一级流水线需要进行握手，流水线的最后一级的反压信号可能会一直串扰到最前一级造成严重的（Back-pressure）时序问题，需要使用一些比较高级的技巧来解决这些时序问题。在现代处理器设计中，通常有如下3种方法。主要分为资源冲突和数据冲突资源冲突一般指代硬件资源的冲突，最常见的是运算单元的冲突，譬如除法器需要多个时钟周期才能完成运算。因此在前一个除法指令完成运算之前，新的指令如果也需要除法器，则会存在资源
【Verilog】工业级RTL代码风格推荐
最新发布
数字IC/FPGA杂货铺，找一找，或许有你想要的~
04-07 1587
1.使用标准 DFF 模块例化、生成寄存器。 2.推荐使用Verilog中的 assign语法替代if-else 和case语法。
蜂鸟E200系列处理器SOC核开发教程
11-01
蜂鸟E200系列处理器SOC核是国内第一个开源的riscv指令集的soc处理器，对于入门开发riscv处理器，具有很好的借鉴作用
RISC-V— 蜂鸟 E200 设计总览和顶层架构介绍
deilt
10-29 2153
蜂鸟 E200 处理器核采用一套统 一 的 Verilog RTL 编码风格（ Coding Style ） ， 来自于严谨 的工业级开发标准，其要点如下。a）对于寄存器避免直接使用 always 块编写 ，而是应该采用模块化的标准 DFF 模块进行例化。作为一种特殊 的 ASIC 设计，也需我们了解某些方面的背景知识和特点，归纳如下。也有其特点，通常 需要从 3 个不同层面对处理器进行验证。c) 标准 DFF 模块是一系列不同的模块。b) 使用标准DFF模块例化的。
蜂鸟E200(4) E200的流水线
m0_69842567的博客
07-12 152
第一级为“取指由IFU完成”。 很难定义流水线级数，因为：
Hummingbird_E200_Series_Core_SoC_Introduction
04-25
蜂鸟E200系列处理器均可有效解决以上这些问题，与其他的RISC-V开源处理器实现相比，它具有如下显著特点：  蜂鸟E200系列由中国大陆本土研发团队开发，用户能够轻松与本土的开发人员取得交流和支持。  蜂鸟E200的研发团队来自业界一流的处理器设计公司，使用所有EDA工具均稳健支持的Verilog 2001语法编写的可综合RTL代码。  蜂鸟E200的代码为人工编写，添加丰富的注释且可读性强，非常易于理解。
RISC-V峰鸟E200源码.zip
08-12
1. **RISC-V架构概述**： RISC-V的全称是“Reduced Instruction Set Computer - Version 5”，其设计理念是简化指令集，降低硬件复杂度，提高执行效率。RISC-V架构的特点包括模块化、可扩展性和开放源代码，使得...
CPU - RISC-V Humming Bird E200 v1 (Bob Hu).pdf
10-23
bobhu 介绍蜂鸟riscv的 CPU PPT ~~~~~~~~~~~~~~~~~~~~~
e200_opensource-master.zip
03-17
蜂鸟E200系列处理器开源代码，蜂鸟E200系列处理器是由中国大陆资深研发团队开发的开源RISC-V处理器核，侧重于低成本低功耗的嵌入式领域，支持从RV32EC到RV32GC的多种指令集，具有2级流水线深度，功耗和性能指标优于...
Hummingbird_E200_Series_Core_SoC_Introduction.pdf
07-20
RISC V 蜂鸟 E200 系列 Core & SoC 简介,目前存在着诸多的开源与商用的 RISC-V 处理器核,蜂鸟 E200 系列由中国大陆本土研发团队开发,用户能够轻松与本土的开发人员取得交流和支持,蜂鸟 E200 的研发团队来自业界一流...
verilog RTL级代码编写指导（20篇精华文章）
12-09
verilog RTL级代码编写指导（20篇精华文章）目录： Actel HDL Coding Style Guide； Advanced High-level HDL Design Techniques for Programmable Logic； Designing Safe Verilog State Machines with Synplify； fpga优秀设计的十条戒律； Guide to HDL Coding Styles for Synthesis； IEEE P1364.1_IEEE Standard for Verilog Register Transfer Level Synthesis； IEEE P1364.1D1.4_Draft Standard for Verilog RTL Synthesis； Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!； Practical FSM Analysis for Verilog； Re-timing for Performance Improvement in FPGA Designs； RTL Coding Styles That Yield Simulation and Synthesis Mismatches； State Machine Coding Styles for Synthesis； State machine design techniques for Verilog and VHDL； Synthesis and Simulation Design Guide； The Verilog Golden Reference Guide； Verilog Coding Style for Efficient Digital Design ； Verilog HDL Coding(Motorola)； Verilog HDL Synthesis A Practical Primer； Xilinx：HDL Coding Style ； 可综合的Verilog语法（剑桥大学，影印）。
RISC-V架构与蜂鸟E200
qq_42903635的博客
07-28 900
本文用于记录与学习，参考1.《手把手教你设计CPU.RISC-V处理器》（胡振波）2. b站up主“芯来科技”相关教程3. b站up主“Rong晔”相关教程如有侵权，联系删除。
蜂鸟E200模块分析——IFU:Simple-BPU
qq_29768741的博客
04-02 1575
①Mini-Decode： Mini-Decode 模块内部也是例化调用一个完整的 Decode 模块，但是将其不相关的输入信号接零、输出信号悬空不连接，从而使得综合工具将完整 Deco 模块中无关逻辑优化掉，成为一个 Mini-Decode。 好处是不用维护两个decode模块。 ②Simple-BPU： 带条件直接跳转指令——Bxx（BEQ、BNE等） P：使用静态预测后跳转则预测为需要...
蜂鸟
龙剑行的专栏
03-10 597
世界上有一种鸟，它很小，但翅膀能每分钟扇动1200下，如果停止了扇动，没有几秒钟，就会死去。它就是蜂鸟，      今天在网上碰到了一个好久没上网的朋友，彼此寒暄了几句。问到他最近工作如何时，他给我诉了一大堆的苦，说他们公司管理如何的差，程序如何的烂，他总想着如何换家公司。我给他推荐了一本好书《走出软件作坊》，并且建议他：软件行业现状就是如此，没有一家公司是你想像中的那么完美。就算微软
蜂鸟E200(2) 流水线介绍
m0_69842567的博客
07-12 335
E200
[RISCV] risk5 蜂鸟E200流水线——2021年初学习
痛苦的时候装出幸福相，这不是那么难做到的事
01-01 1137
前言 前面抄书抄得很烦躁，可能是很长时间没有学习过了脑子不灵，或者是我完全是个门外汉，还没进入过CPU的设计世界。这些概念很早就听过，希望这书之后写的能让我明白些。 来自《教你设计CPU——RISC-V处理器》 ...
蜂鸟E200处理器笔记
qq_29768741的博客
04-02 2496
一. 流水线 1. 更深的流水线 流水线的级数越多，意味着流水线被切得越细，每一级流水线内容纳的硬件逻辑便越少，意味能够运行到更高的主频。 由于每一级流水线都由寄存器组成，更多的流水线级数要消耗更多的寄存器，以及更多的面积开销。这是流水线加深的负面意义。 由于每一级流水线需要进行握手，流水线最后一级的反压信号可能会一直串扰到最前一级造成严重的时序问题，需要使用 些比较高级的技巧来解决此类反压时序...
蜂鸟E200、E203的GPIO仿真demo
m0_65700705的博客
07-21 1032
蜂鸟E203、E200的GPIO模块测试，第一次创作这个，如有不当还请多多指出，有帮助的可以帮忙点赞收藏，谢谢！！！
RISC-V蜂鸟E200 v1：中国RISC-V发展与Hummingbird核心详解
本次分享的主题是RISC-V架构的蜂鸟E200 v1处理器，由Bob Hu在NucleiSystemTechnology公司进行介绍。Bob Hu是一位拥有超过10年ASIC设计和验证经验，以及8年CPU行业背景的专业人士，他在上海交通大学获得了微电子学...
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