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2原创 Vivado打开的工程文件的中文注释出现乱码解决方案
有的工程是从其他编码软件中移植而得，而工程V文件源码的代码部分在代码编辑软件中是可以通用的，由于注释部分含有中文，两款EDA软件对中文的字符编码格式不同，在工程移植到VIVADO过程中只关注了模块在新的工程中的功能效果而忽略了V文件本身的内容。 将需要在VIVADO中打开的含中文注释的V文件，修改为GB2312简体中文格式。...
2022-07-10 16:13:43
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原创 FPGA学习笔记-IP核-FIFO
1.FIFO IP核简介根据FIFO 工作的时钟域，可以将FIFO 分为同步FIFO 和异步FIFO。同步FIFO 是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写操作。异步FIFO 是指读写时钟不一致，读写时钟是互相独立的。Xilinx 的FIFO IP 核可以被配置为同步FIFO 或异步FIFO，其信号框图如下图所示。从图中可以了解到，当被配置为同步FIFO 时，只使用wr_clk,所有的输入输出信号都同步于wr_clk 信号。而当被配置为异步FIFO时，写端口和读端口分别有独立的时钟，所有
2022-07-09 20:58:59
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空空如也
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