Vivado实现异步时钟FIFO -IP核使用

m0_71279156

已于 2022-07-10 18:16:58 修改

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分类专栏： Vivado ZYNQ FPGA 文章标签： fpga开发

于 2022-07-10 18:04:44 首次发布

本文链接：https://blog.csdn.net/m0_71279156/article/details/125708647

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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

前言

FIFO的英文全称是First In First Out，即先进先出，常用于跨时钟域信号传递。根据工作的时钟域可分为：同步FIFO和异步FIFO。

FIFO常见参数

FIFO的宽度：FIFO一次读写操作的数据位宽。

FIFO的深度：FIFO可以存储多少个宽度为N的数据（假设位宽为N）。

提示：以下是本篇文章正文内容，下面案例可供参考

一、实验内容

写模块的功能就是，检查有没有读空，读空了则往里面写。读模块，检查有没有写满，写满了就往外读。

二、工程代码

1.顶层模块

本工程使用的是异步FIFO,但是使用的是同一个系统时钟，也可以使用不同时钟。

代码如下：

`timescale 1ns/1ps
module FIFO(
input wire sys_clk,
input wire sys_rst
    );
	
	
wire almost_full;
wire almost_empty;
wire fifo_wr_en;
wire fifo_rd_en;
wire [7:0] fifo_wr_data;
wire [7:0] fifo_rd_data;
wire [7:0] out;
wire full;
wire empty;
wire [7 : 0] rd_data_count;
wire [7 : 0] wr_data_count;

	
fifo_w fifo_w_inst(
.clk(sys_clk),  
.rst(sys_rst),   
.almost_full(almost_full),   
.almost_empty(almost_empty),

.fifo_wr_en(fifo_wr_en),
.fifo_wr_data(fifo_wr_data)
    );	
	
	
fifo_r fifo_r_inst(
.clk(sys_clk),  
.rst(sys_rst),   
.almost_full(almost_full),   
.almost_empty(almost_empty),
.fifo_rd_data(fifo_rd_data),

.fifo_rd_en(fifo_rd_en)
    );

scfifo your_instance_inst(
  .wr_clk(sys_clk),                // input wire wr_clk
  .rd_clk(sys_rst),