Vivado设计套件是Xilinx提供的一个全面工具，用于FPGA的设计和开发，包括BlockDesign图形化设计、Verilog和VHDL等硬件描述语言的支持。它内置了综合器和仿真器，覆盖从设计输入、综合、适配到仿真的全流程。此外，Vivado还支持HLS工具，允许用C、C++或SystemC进行高层次综合，简化IP核的创建，提高设计效率。
- vivado设计套件实现FPGA部分的设计和开发，管脚和时序约束，编译和仿真，实现RTL到比特流的设计流程。支持Block Design、Verilog、VHDL（硬件描述性语言）等多种设计输入方式，内嵌综合器以及仿真器，可以完成设计输入、综合适配、仿真到下载的完整FPGA设计流程。
- 还集成了HLS（High Level Synthesis）工具，可以直接使用C、C++以及System C语言对Xilinx的FPGA器件进行编程。用户无需手动创建RTL，通过高层次综合生成HDL级的IP核，从而加速IP创建。
开发流程：
- 约束输入：分为IO约束和时序约束。（可与分析综合步骤互换）
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