- vivado设计套件实现FPGA部分的设计和开发,管脚和时序约束,编译和仿真,实现RTL到比特流的设计流程。支持Block Design、Verilog、VHDL(硬件描述性语言)等多种设计输入方式,内嵌综合器以及仿真器,可以完成设计输入、综合适配、仿真到下载的完整FPGA设计流程。
- 还集成了HLS(High Level Synthesis)工具,可以直接使用C、C++以及System C语言对Xilinx的FPGA器件进行编程。用户无需手动创建RTL,通过高层次综合生成HDL级的IP核,从而加速IP创建。
开发流程:
- 约束输入:分为IO约束和时序约束。(可与分析综合步骤互换)
选择: