广东工业大学计组实验f2 一位全加器实验报告

1. 实验目标

1.1描述：利用quaturs实现一个一位全加器；  

草图：

半加器：

全加器：

1.2分析：

                 半加器设计原理：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。其中：a、b分别为被加数与加数，作为电路的输入端；s0为两数相加产生的本位和，它和两数相加产生的向高位的进位c0一起作为电路的输出。

               全加器设计原理：除本位两个数相加之外，还要加上从低位来的进位数，称为全加器。其中：a为被加数，b为加数，c为低位向本位的进位，c0为本位向高位的进位，s0为本位和。用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。

               一位全加器可以处理低位进位，并输出本位加法进位。而多个一位全加器进行级联可以得到多位全加器。

• • 1.3真值表：