计算机组成原理——期末复习

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计组期末

by zetazero 2024.6.15

1.指令

机器指令中操作数数据类型包括：
- 地址数据数值数据字符数据逻辑数据
指令分类：数据处理数据存储数据传输程序控制
机器指令中操作数基本寻址方式包括：
- 隐含寻址立即寻址直接寻址间接寻址寄存器寻址寄存器间接寻址偏移寻址段寻址堆栈寻址
变址寻址：有效地址等于指令字中的形式地址与变址寄存器的内容相加
寄存器间接寻址方式操作数存放在内存单元
操作数寻址的目的：确定在计算机程序中指令所要操作的数据的位置或地址
指令的寻址方式：
- 两种：顺序寻址方式跳跃寻址方式
微指令格式：
- 水平型微指令垂直型微指令
微命令编码方式：
- 直接表示法编码表示法混合表示法
指令流水线式将指令的处理过程划分为四个阶段：
- 取指令译码执行写回
指令流水线中存在三种相关冲突：
- 资源相关：由于多条指令在同一时刻用用一资源而形成的冲突称为结构相关
  - 后一相关指令暂停一周期
  - 资源重复配置：数据存储器+指令存储器
- 数据相关：数据相关指在一个程序中存在必须等前一条指令执行完才能执行后一条指令的情况则这两条指令即为数据相关
  - 把遇到数据相关的指令及其后续指令都暂停一至几个时钟周期直到数据相关问题消失后再继续执行可分为硬件阻塞(stall)和软件(NOP)插入两种方式
  - 数据旁路技术(转发机制)
  - 编译优化：通过编译器调整指令顺序来解决数据相关
- 控制相关：当流水线遇到转移指令和其他改变PC值的指令而造成断流时会引起控制相关
  - 转移指令分支预测简单预测(永远猜ture和false) 动态预测(根据历史情况动态调整)
  - 预取转移成功和不成功两个控制流方向上的目标指令
  - 加快和提前形成条件码
  - 提高转移方向的猜准率
指令的操作码有4位能表示的指令有2⁴=16条
完善的计算机指令系统应满足：完备性 有效性 规整性 兼容性
精简指令集系统(RISC)描述：
- 选用使用频率高的一些简单指令指令条数少
- 指令长度固定
- CPU中有多个通用寄存器
- 不正确：指令格式种类多寻址方式种类多
指令格式是指令用二进制代码表示的结构形式通常由操作码字段和 地址码字段
扩展操作码：一种指令优化技术不同地址数指令可以具有不同的操作码长度
单地址指令为了完成两个数的算术运算除地址码指明的一个操作数外另一个数常采用隐含寻址方式
一条指令对应一个微程序
微命令微操作微指令微程序之间的关系：
- 微命令与微操作一一对应
- 多个微命令（控制信号）组成一个微操作，用来执行处理器中的基本硬件动作。
- 多个微操作组成一条微指令，用来实现一个或多个微操作，定义了处理器在一个时钟周期内执行的操作。
- 多个微指令按特定顺序排列，组成一个微程序，用来实现一个机器指令的控制流程。
指令周期用若干机器周期表示机器周期也称CPU周期
- 一个机器周期包含若干时钟周期 (也称节拍/T周期/CPU时钟周期它是CPU操作的最基本单位)
为了确定下一条微指令的地址通常采用断定方式基本思想：
- 通过微指令控制字段由设计者指定或者由设计者指定的判别字段控制产生后继微指令地址

2.CPU

CPU具有指令控制操作控制时间控制数据加工 的功能
CPU中主要寄存器
- 数据缓冲寄存器DR
- 指令寄存器IR
- 程序计数器PC
- 数据地址寄存器AR
- 通用寄存器
- 程序状态字寄存器PSWR
通道类型包括：
- 选择通道多路通道
CPI：每条指令的平均时钟周期数
- CPI=总时钟周期数/指令数
CPU中跟踪指令的后续地址的寄存器是程序计数器
CPU从内存取出一条指令并执行该指令的时间称为指令周期 由若干个机器周期表示一个机器周期包含若干时钟周期 (节拍是CPU操作的最基本单位)
CPU管理外围设备进行信息交换的四种方式：
- 程序直接控制方式:就是由用户进程直接控制内存或CPU和外围设备之间的信息传送这种方式控制者是用户进程
- 中断控制方式：被用来控制外围设备和内存与CPU之间的数据传送这种方式要求CPU与设备之间有相应的中断请求线而且在设备控制器的控制状态寄存器的相应的中断允许位
- DMA方式：直接存取方式基本思想是在外围设备与内存之间开辟直接的数据交换通道
- 通道方式：与DMA方式类似在通道方式中这些都是由专管输入输出的硬件—通道来进行控制
流水线：完成n个任务一条指令分成k段所需时间： $T_k$ =(k+n-1)*t
- 流水线的实际吞吐率：n/ $T_k$
- 流水线加速比： $T_0$ / $T_k$ $T_0$ =不使用流水线的时间
CPU的基本组成：运算器 cache 控制器
CPU是指 运算器控制器
为了实现CPU与外部设备并行工作必须引入的基础硬件是缓冲器
CPU能直接访问主存和cache 但不能访问外存和IO设备

3.基础

并行处理技术实现的三种形式：
- 时间并行空间并行时间+空间并行
计算机系统中传输信息基本有三种：
- 串行传送并行传送分时传送
冯诺伊曼型计算机 5个组成部分：
- 控制器运算器存储器输入设备输出设备
多级组成的计算机系统：
- 第一级：微程序设计级/逻辑电路级硬件
- 第二级：机器级/机器语言级硬件
- 第三级：操作系统级
- 第四级：汇编语言级
- 第五级：高级语言级
数据分类：符号数据数值数据
端模式：
- 大端：将一个字的高有效字节放在内存的低地址低有效字节放在内存的高地址端
- 小端：将一个字的低有效字节放在内存的低地址端高有效字节放在高地址端
执行部件：存储器运算器外围设备(控制器不是执行部件)
为了便于实现多级中断保存现场信息最有效的方法是采用堆栈
外围设备的编制方式可以分成统一编制和独立编制
反应主存速度指标的三个术语是 存取时间存储周期存储器带宽
每个程序的虚地址空间可以远大于实地址空间也可以远小于实地址空间
开中断和关中断都是由硬件实现
冯诺伊曼型计算机的主要设计思想：
- 采用存储程序的方式编制好的程序和数据存放在同一存储器中计算机可以在无人干预的情况下自动完成逐条取出指令和执行指令的任务
- 在机器内部指令和数据都以二进制码表示指令在存储器中按执行顺序存放
- 主要组成部分：控制器运算器存储器输入设备输出设备
移位寄存器实现将数据由串行变并行或并行变串行
能缩短程序执行时间的措施：
- 提高CPU的时钟频率优化数据通路结构对程序进行编译优化
多级存储器体系结构：
- 高速缓冲存储器cache 主存储器外存储器
什么是RISC和CISC和特点
- CISC是复杂指令集计算一条指令完成一个复杂的基本功能
- RISC是精简指令集计算一条指令完成一个基本动作指令长度固定多条指令组合完成一个复杂基本功能
计算机系统的层次结构微程序级属于硬件级其他四级都是软件级
面向高级语言的机器不是完全可以实现
存储单元：存放一个机器字的所有存储元集合
同步控制方式：由统一时序信号控制的方式
异步控制方式常用于 在单总线结构计算机中访问主存与外设时 作为其主要控制方式
对于微命令的编码方式若微操作命令的个数确定：
- 编码表示法比直接表示法的微指令字长短
若采用微程序控制方式不可以用uPC代替PC
计算机硬件组成部件：
- 运算器存储器控制器输入输出设备总线系统
终端：是一种输入输出设备它允许用户与计算机系统进行交互
程序的局部性原理：
- 在某一段时间内频繁的访问某一局部的存储器地址空间而对此范围以外的地址空间则很少访问的对象称为程序的局部性原理
- 时间局部性：最近被访问的信息很可能还要被访问
- 空间局部性：最近被访问的信息邻近地址的信息也可能被访问
计算机系统按程序设计语言划分几个层次
- 计算机系统是一个由硬件软件组成的多层次结构通常由 微程序级一般机器级操作系统级汇报语言级高级语言级 组成每一级上都能创造程序设计且得到下级支持
什么是中断中断技术给计算机系统带来了什么作用
- 当计算机执行正常程序时系统中出现某些异常情况或特殊请求 CPU暂停它正在执行的程序而转去处理所发生的事件 CPU处理完毕后自动回到原来被中断了的程序继续运行
- 中断作用:
  - 主机与外部设备并行工作
  - 实现实时处理
  - 硬件故障处理
  - 实现多道程序和分时操作
多重中断:即CPU在处理中断的过程中又出现了新的中断请求此时若CPU暂停现行的中断处理转去处理新的中断请求
在单级中断系统中中断服务程序执行顺序：
- 保存断点关中断保护现场中断事件处理开中断恢复现场中断返回

4.总线

总线分成三类：
- 内部总线系统总线(数据总线地址总线控制总线) I/O总线
集中式仲裁包括：
- 链式查询方式计数器定时查询方式独立请求方式
总线信息传送过程分为5步骤：
- 请求总线总线仲裁寻址信息传送状态返回
总线宽度XB：一个总线周期并行传送X个字节的数据
总线带宽=总线工作频率*总线宽度(单位是B)
64位=64b=8B
衡量总线的重要指标是 总线带宽 为总线本身所能达到的最高传输速率
存储容量 512K*16位地址线个数：512K=2⁹ *2¹⁰ =2¹⁹ 故地址线有19条数据线有16条
总线标准：ISA EISA VESA PCI
- ISA PCI AGP VESA PCI-E USB RS-232C IDE(ATA) SATA PCMCIA SCSI
总线仲裁分为集中式仲裁和分布式仲裁在集中式仲裁方式中 链式查询方式对电路故障最敏感 独立请求方式的响应时间最快
系统总线中地址线的作用：
- 用于指定主存单元和IO设备接口电路的地址
总线结构传送方式不能提高数据的传输速度
总线的两个主要特征:分时共享

5.cache

磁盘Cache利用被访问数据的 空间局部性 时间局部性 原理
cache的全部功能由硬件实现对程序员透明
主存与cache的地址映射
- 全相联方式
- 直接映射方式
- 组相联映射方式
cache是为了弥补慢速磁盘和主存之间的速度的差异
cache的替换算法
- 随机算法
- 先进先出算法FIFO
- 近期最少使用算法LRU
- 最不经常使用算法LFU
- FIFO+LRU
全相联映射：主存块可以放在cache的任意位置
- 过程：将主存中一个块的地址(块号)与块的内容(字) 一起存于cache的行中其中块地址存于cache行的标记部分中这种带全部块地址一起保存的方法可使主存的一个块直接复制到cache中的任意一行上
直接映射：每个主存块只能放到一个特定的位置 cache块号=主存块号%cache总块数
组相联映射：cache块分成若干组每个主存块可放到特定分组的任意位置组号=主存块号%分组号
CPU与cache之间的数据交换是以字为单位 cache和主存之间的数据交换以块为单位
cache和主存相关计算：
- 命中率：h cache存取周期：tc 主存存取周期：tm
- cache和主存的速度比：r =tm/tc
- 访问效率：e=1/(r+(1-r)h)
- 平均访问时间：ta=tc/e

6.数据

IEEE754标准表示浮点数
- S(31-30----1位) E(30-23—8位) M(22-0----23位)
  - x=(-1)^S * (1.M) * 2^e e=E-127
正数：反码=原码=补码
负数：反码=原码取反补码=反码+1(原码取反(符号位不变)+1)
移码=补码符号位取反(无论正负)
[y]补包括符号位取反末尾+1 得到[-y]补
浮点数加减运算
- 0操作数检查
- 比较阶码E大小并完成对阶
- 尾数加减运算
- 结果规格化
- 舍入处理
正溢 01 负溢 10
偶校验：有偶数个1
奇校验：有奇数个1
汉明码：在1位 2位 4位 8位(2的幂位置) 插入汉明码其余位置用原数据
- 把每个位置的位置数用二进制表示出来
- 1位 $P_1$ ：检查第1位为1的位置求 $P_1$ 把检查位置的数全部异或起来
- 2位 $P_2$ ：检查第2位为1的位置
- 4位 $P_4$ ：检查第3位为1的位置
- $P_4$ $P_2$ $P_1$ 组成的数来判断哪一位出错
~~只有将两个正数相加才可能产生溢出~~
定点数产生溢出的原因：运算的结果的操作数超过了机器的表示范围
下溢：运算结果的绝对值小于机器所能表示的最小绝对值
补码表示的0是唯一的

7.存储器

并行存储器：
- 双端口存储器采用空间并行技术
- 多模块交叉存储器(顺序方式交叉方式) 采用时间并行技术
磁盘例题：
数据不会丢失
存储器容量的扩充有两次基本的扩充方式分别是什么原理是什么
- 按位扩充：按位扩充是扩大存储器的位数其存储单元数目不变每个单元的位数增加
- 按字扩充：芯片的存储单元存储的信息位数不变存储单元的个数增加
动态读写存储器DRAM的刷新操作：集中式刷新分散式刷新 和异步式刷新方式
- 为什么刷新：DRAM是通过电容存储电荷来暂存信息 DRAM的读操作是破坏性的读操作会使电容器上的电荷流失所以读后必须刷新因为电荷量会逐渐泄露而减少所以未读写的存储元也要定期刷新
控制存储器可以用掩膜ROM EPROM或闪速存储器实现
磁表面存储器特点：存储密度高可脱机保存容量大速度慢
存储器的分类：
- 存储介质
  - 半导体器件磁性材料光存储器
- 存取方式
  - 随机存取存储器顺序存取存储器半顺序存取存储器
- 读写能力
  - 只读存储器ROM
    - 根据工艺和特性分为
      - 掩膜ROM
      - 一次可编程ROM
      - 可擦除PROM^EPROM
        (紫外线擦除EPROM^UV-EPROM 电擦除EPROM^EEPROM 闪速只读存储器^Flash)
  - 随机存取存储器RAM(根据信息存储方法分为SRAM–cahce DRAM–主存)
- 信息易失性
  - 易失性存储器：RAM
  - 非易失性存储器：ROM 磁性存储器
- 与CPU的耦合程度
  - 内部存储器
  - 外部存储器
如果采用定长信息块记录格式直接寻址的最小单位是扇区寻址命令中用 驱动器号圆柱面号盘面号扇区号

8.IO

内存条不是IO设备显示器是IO设备
DMA数据传送过程：
- 预处理：CPU完成寄存器初值设置等准备工作
- 数据传送：CPU继续执行主程序 DMA控制器完成数据传送
- 后处理：CPU执行中断服务程序做DMA结束处理
CPU与外围设备进行信息交换的方式：
- 程序查询方式程序中断方式 DMA方式通道方式
CPU对外围设备的管理方式的并行性分析：
- 程序查询方式：
  - 由于CPU必须等待设备准备好才能继续执行数据传输，因此CPU和外围设备的操作是串行的。在轮询期间，CPU无法执行其他任务，造成CPU资源浪费。并行性很低
- 程序中断方式：
- 在等待设备准备好的期间，CPU可以继续执行其他任务，提高了CPU利用率。只有在接收到中断信号时，CPU才会停止当前任务进行数据传输，存在一定的并行性。并行性较高
- DMA方式：
- 数据传输由DMA控制器处理，CPU在此期间可以继续执行其他任务。DMA控制器独立于CPU工作，数据传输和CPU任务可以并行进行，极大提高了系统效率。并行性很高
- 通道方式：
  - 通道控制器独立于CPU执行I/O操作，CPU只需初始化和完成时进行干预。在数据传输过程中，CPU可以完全专注于其他任务，不受I/O操作的干扰。并行性很高
采用DMA方式传递数据每传送一个数据就要占用一个 存储周期时间
周期挪用方式常用于DMA方式的IO中
字节多路通道适合连接大量终端及打印机

9.寻址

数据寻址
- 直接寻址：指令字中的形式地址A就是操作数的真实地址EA 即EA=A
  - 特点：在指令格式的地址字段中直接指出操作数在内存的地址A
- 间接寻址：指令的地址字段给出的形式地址不是操作数的真正地址而是操作数有效地址所在的存储单元的地址也就是操作数地址的地址即EA=(A)
  - 特点：指令地址字段中形式地址A不是操作数D的真正地址而是操作数地址的指示器
- 寄存器寻址：在指令字中直接给出操作数所在的寄存器编号即EA=R 其操作数由R所指的寄存器内
- 寄存器间接寻址：寄存器R中给出的不是一个操作数而是操作数所在主存单元的地址即EA=®
- 隐含寻址：不是明显地给出操作数的地址而是在指令中隐含着操作数的地址
- 立即寻址：形式地址A就是操作数本身又称立即数一般采用补码形式
变址寻址方式操作数的有效地址=变址寄存器内容+形式地址