使用与非门搭建RS锁存器和D触发器

1.概念

        锁存器是双稳态电路的一种，它能通过采用电平控制的方式，在其控制信号的有效控制电平期间，外部输入信号的变化一直能触发其状态发生改变。
        触发器与锁存器同样是双稳态电路的一种，但它是通过采用时钟边沿触发控制方式，即状态的改变只会发生在时钟信号的上升沿或下降沿到达后。
        双稳态电路由双稳态元件组成，下图是一种简单的双稳态电路.

        该电路没有外部输入，但有两个输出，可以看出这两个输出的电平信号不可能相等。一般称高电平为置位状态也叫高电平稳态或“1“状态；称低电平状态为复位状态或低电平稳态或”0“状态。 ​         同时还有一种亚稳态，它处于高电平区间和低电平区间的中间，当输入和输出都刚好处于这个电位时，电路也是一种稳态，但是如果电位稍有波动就会变成高电平稳态或低电平稳态。

2.利用与非门构建一个RS锁存器

1.概念

        RS锁存器是一个用一对交叉耦合的与非门构成的存储元件，也称复位锁存器，大致结构如下图所示。

        其中”S“是置位输入端，”R“是复位输入端，”Q“为状态输出端，”Q’“为反相状态输出端。

2.实验

        我们可以使用74LS00芯片进行电路的设计，大致电路如下图所示。

        可以通过实验的出该电路的真值表。

R	S	Q	Q’
0	1	1	0
1	0	0	1
1	1	保持上一个状态	保持上一个状态
0	0	禁止（不稳定）	禁止（不稳定）

        同时也可以根据该真值表得出电路的时序图。令初态的R、S为1，Q为0，并对后面的变化随机设定，可以得到下图所示时序图。

3.利用与非门构建一个D触发器

1.概念

        D触发器采用时钟边沿触发机制，可以用两个D锁存器构建，大致结构如下图所示。

        其中”CP“是控制电路状态变化的时钟信号，当”CP“为”1“时（上升沿），输出端”Q“的值等于输入端”D“；当”CP“为”0“时（下降沿），输出端”Q“保持不变，”Q‘“与”Q“始终相反。

2.实验

        我们可以使用74LS00芯片进行电路的设计，大致电路如下图所示。

        可以通过实验得出该电路的真值表。

D	CP	Q	Q'
0	1	0	1
1	1	1	0
0	0	保持上一个状态	保持上一个状态
1	0	保持上一个状态	保持上一个状态

        同时也可以根据该真值表得出电路的时序图。令初态的D、CP为0，Q为0，并对后面的变化随机设定，可以得到下图所示时序图。

        D触发器相对于RS锁存器输出状态更为稳定，解决了RS锁存器”R“”S“都为”1“时输出不确定的问题。

4.利用与非门构建一个维持阻塞D触发器

        虽然D触发器相对于RS锁存器有了更稳定的输出状态，但在一个时钟脉冲作用下， 触发器状态仍会出现变化多于一次的现象，即空翻。为了防止这一现象，可以对D触发器进一步优化，再设计一个CP上升沿触发的 改进型的D触发器，也就是维持阻塞D触发器。其大致结构如下图所示。

        在该电路中，只有当”CP“的上升沿出现的一瞬间，”D“端的数据才能置入触发器中。可以利用74LS00芯片进行电路的设计，大致电路如下图所示。

        由于只有当”CP“的上升沿出现的一瞬间，”D“端的数据才能置入触发器中，所以不能通过真值表来探究该电路的规律，只能通过时序图。

        由此可以验证只有当“CP”端上升沿出现的瞬间，才会导致输出状态的变化，解决了“空翻问题”。

5.小结

        在本次实验中，我接触到了时序逻辑电路中的RS锁存器和D触发器，了解到了它们的状态在时序上的变化规则，同时也学会了通过波形图来描绘它们的变化规律。其中D触发器相对于RS锁存器有了更稳定的输出状态，同时再对D触发器进一步优化得到了维持阻塞D触发器，解决了”空翻“问题。这说明数字逻辑电路是可以进行一定优化的，在以后进行电路设计的时候也要懂得思考当前的电路是否为最优电路，至少将其改进至自己力所能及的最优解。