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原创 设计一个奇偶校验电路。该电路有32个输入信号a(31)~a(0),一个输出信号y,当a(31)~a(0)中有奇数个1时,y输出为1;有偶数个1时,y输出为0
y : out STD_LOGIC -- 输出信号。
2024-04-17 09:34:00 268
原创 用VHDL设计一个8位的移位寄存器,要求具有同步复位、左移、右移、并行预置数功能
DATA_OUT : out STD_LOGIC_VECTOR(7 downto 0) -- 并行输出。
2024-04-17 09:07:11 601
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