library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Parity_Checker is
Port (
a : in STD_LOGIC_VECTOR(31 downto 0); -- 输入信号
y : out STD_LOGIC -- 输出信号
);
end Parity_Checker;
architecture Behavioral of Parity_Checker is
signal xor_result : STD_LOGIC;
begin
process(a)
begin
xor_result <= a(31) xor a(30) xor a(29) xor a(28) xor
a(27) xor a(26) xor a(25) xor a(24) xor
a(23) xor a(22) xor a(21) xor a(20) xor
a(19) xor a(18) xor a(17) xor a(16) xor
a(15) xor a(14) xor a(13) xor a(12) xor
a(11) xor a(10) xor a(9) xor a(8) xor
a(7) xor a(6) xor a(5) xor a(4) xor
a(3) xor a(2) xor a(1) xor a(0);
end process;
y <= xor_result; -- 输出结果
end Behavioral;