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原创 FPGA调试反思
(2)、硬件,比如dr的设置,zynq的接收程序不光要配置rxd管脚,还要配置txd管脚输出为1,否则硬件设计默认为dr永远发送状态。1、simulation与上板debug结果不一样。完全收不到,先考虑硬件,重现连接接口。3、.xdc的注释用”#“收到乱码,考虑代码的修改。
2023-05-14 19:46:00
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空空如也
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