FPGA调试反思

已于 2023-05-14 19:47:27 修改
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文章标签： fpga开发
于 2023-05-14 19:46:00 首次发布
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下板

485：

1、simulation与上板debug结果不一样
（1）、波特率不对
（2）、硬件，比如dr的设置，zynq的接收程序不光要配置rxd管脚，还要配置txd管脚输出为1，否则硬件设计默认为dr永远发送状态

2、接收不到数据
完全收不到，先考虑硬件，重现连接接口
收到乱码，考虑代码的修改

3、.xdc的注释用”#“

尼尼尼好
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m0_49256296的博客
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点亮 FPGA 技能树
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05-10 186
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01-02
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最新发布
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07-22 249
本次实验旨在通过Vivado软件设计一个四选一数据选择器，并对其进行仿真，以加深对Verilog HDL语言的理解和实践能力。在完成实验过程中，我学会了如何使用Vivado软件进行设计和仿真，以及如何下载FPGA程序。使用Verilog HDL语言编写了一个四选一数据选择器的功能。在设计过程中，我考虑了数据选择器的输入端口、输出端口以及逻辑功能，确保了设计的正确性和完整性。我对设计进行了仿真，验证了数据选择器的功能和正确性。通过仿真结果，我确认了设计的准确性，并对其进行了必要的调试和优化。
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作为扬名海内外的DE2开发板的升级款，DE2-115凭借功耗低、逻辑资源多、1存储器容量大、DSP功能、以及接口丰富等特性，可满足用户对多媒体、高品质图像处理、数字信号处理等各类开发要求，深受国内外高校师生的青睐。选择目录，用于存放工程。直接在桌面新建一个my_first_fpga的文件夹，并将工程路径指定到这个文件夹，工程名称和顶层实体都取名为。时序分析是对器件中的逻辑的时序进行综合、布局布线，以确保满足所有时序要求的过程。限度减少下载时间和所需的磁盘空间，我们建议您只下载本练习中所需的项目。
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