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verilog
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always@(posedge clk)时序赋值延迟一个周期
前几天是问了我一个小问题,我总结关键点如下:情形一:always@(posedge clk) begin if(ce == 1'b1 && ready == 1'b1) w_en <= 1'b1; else w_en <= 1'b0;end 情形二:always@(posedge clk) begin if(ce == 1'b1 &&a...原创 2020-01-15 09:44:41 · 13172 阅读 · 12 评论 -
verilog中的function用法与例子
函数的功能和任务的功能类似,但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。 1.函数的定义 函数通过关键词 function 和 endfunction 定义,不允许输出端口声明(包括输出和双向端口) ,但可以有多个输入端口。函数定义的语法如下: function [range] functio...转载 2018-11-30 16:43:17 · 2185 阅读 · 0 评论