always@(posedge clk)时序赋值延迟一个周期

前几天是问了我一个小问题，我总结关键点如下：
情形一：

always@(posedge clk) begin
	if(ce == 1'b1 && ready == 1'b1)
		w_en <= 1'b1;
	else
		w_en <= 1'b0;
end 

情形二：

always@(posedge clk) begin
	if(ce == 1'b1 && ready == 1'b1)
		if(data <= 8'b1111_1111)
			data <= data_in;
		else 
			data <= data; //data_in是上一个模块的时序输出
end 

他的问题是：为什么情形一中的w_en在条件满足的时候立马发生变化，也就是在本周期改变；而在情形二中当条件满足的时候，data的值不是立马发生变化，而是在下一周期发生变化？
可以用波形表示如下：

这个问题我当时也没注意过，写程序的时候我大多时候是看着时序图对了就行了，被这一问难倒了！！！

通过分析我明白了。
分析：

情形一：
首先，进入这个过程块的条件是在时序的上升沿，如果满足if条件就会执行 w_en <= 1'b1;
赋值过程是这样的，首先统一计算表达式右边的值，然后在统一的赋给左边的变量，改变是几乎
是立